Конспект лекций «Схемотехника»

Раздаточный материал для студенческого конспекта лекций.
Для студентов четвертого курса- бакалавриат.
.
Специальность 210200
Дисциплина «Интегральные устройства в радиоэлектронике »
Подготовил доц.каф.
КиТПЭС
Пьянков Б.Л.
Микроэлектронные логические схемы.
Основные положения алгебры логики.
В алгебре логики переменная может иметь только два значения из
которых одно называют «0» второе «1»,
С логическими переменными проводятся три основные операции.
1. Y =X1+X2 операция логического сложения или дизъюнкция (ИЛИ).
2. Y =X1*X2 операция логического умножения или конъюнкция (И)/
3. Y  X операция отрицания или инвесии (НЕ).
Остальные операции более сложные реализуются сочетанием трех выше
приведенных.
Основные аксиомы алгебры логики.
1. X  X закон двойного отрицания.
0 1
2. 1  0
константы.
3. X  Y  Y  X
коммутативный закон для умножения.
4. X  (Y  Z )  X  Y  Z сочетальный закон для умножения.
5. 1  X  X закон умножения на единицу.
6. X  X  X закон тождества для умножения.
7. 0  X  0 закон умножения на нуль.
8. X  Y  Y  X коммутативный закон сложения.
9. X  (Y  Z )  X  Y  Z сочетательный закон для сложения.
10. X  X  X закон тождества для сложения.
11. 1  X  1 закон сложения с единицей.
12. 0  X  X закон сложения снулем.
13. X  (Y  Z )  X  Y  X  Z первый распределительный закон.
14. X  Y  Z  ( X  Y )  ( X  Z ) второй распределительный закон.
X  ( X  Y )  X законы поглощения.
15. X  X  Y  X
16. X  Y  X  Y
X  Y  X  Y законы инверсии.
17. X  X  1 закон исключения третьей.
18. X  X  0 закон противоречия.
2
Графическое (схемное) изображение элементов алгебры логики .
Схема отрицания –инверсии ---(НЕ).
Схема логического сложения-дизъюнкции-(ИЛИ)
Y=X1+X2+X3
Схема логического умножения—конъюнкция –(И).
Y=X1*X2*X3
Схема логического сложения с инверсией- (ИЛИ-НЕ)
Y= X1+X2+X3
Схема логического умножения с инверсией-(И-НЕ)
Y=X1*X2*X3
3
Полупроводниковые интегральные логические схемы с потенциальными
(по напряжению) входными и выходными сигналами.
1. Резисторно-транзисторная логика (РТЛ)или (RTL).
Электрическая и функциональная схемы.
В качестве «0» в этой схеме выступает напряжение
выходное) от 0 до +0,4 вольта, «1»--от +2,5 до + 5 вольт.
(входное или
Схема имеет нагрузочную способность (коэффициент разветвления по
выходу) n 3.
Коэффициент разветвления по входу m 3
Время срабатывания (переключения) по выходу из «0» в «1» и наоборот
зависит от типа транзистора и номиналов резисторов.
t1-время задержки переключения из «1» в «0» на выходе Y.
t2-время задержки переключения из «0» в «1» на выходе Y.
4
2. Диодно –транзисторная логика (ДТЛ).
Электрическая и функциональная схемы.
В качестве «0» в этой схеме выступает напряжение
выходное) от 0 до +0,4 вольта, «1»--от +2,5 до + 5 вольт.
(входное или
Схема имеет нагрузочную способность (коэффициент разветвления по
выходу) n 10.
Коэффициент разветвления по входу m 10
Время срабатывания (переключения) по выходу из «0» в «1» и наоборот
зависит от типа транзистора и номиналов резисторов.
t1-время задержки переключения из «1» в «0» на выходе Y.
t2-время задержки переключения из «0» в «1» на выходе Y.
5
Для повышения быстродействия и
нагрузочной
применяется схема (ДТЛ) логики с выходным усилителем.
способности
2.Транзисторно – транзисторная логика (ТТЛ).
Электрическая и функциональная схемы.
t1-время задержки переключения из «1» в «0» на выходе Y.
t2-время задержки переключения из «0» в «1» на выходе Y.
6
Для повышения быстродействия и
нагрузочной
применяется схема (ТТЛ) логики с выходным усилителем.
способности
В качестве «0» в схемах (ТТЛ) выступает напряжение (входное или
выходное) от 0 до +0,4 вольта, «1»--от +2,5 до + 5 вольт.
Схема имеет нагрузочную способность (коэффициент разветвления по
выходу) n 10.
Коэффициент разветвления по входу m 10
t1-время задержки переключения из «1» в «0» на выходе Y.
t2-время задержки переключения из «0» в «1» на выходе Y.
7
При переключении логических схем (ТТЛ) время t2t1 т.к. t2 это время
выхода транзистора Т из насыщения. Чтобы транзисторы не входили в
насыщение в (ТТЛ) логических схемах стали использовать транзисторы с
барьером Шотки, а такие логические схемы стали иметь абривиатуру (ТТЛШ).
Изображение логической схемы (ТТЛШ).
Принципиально схема та же, но с транзисторами Шотки.
Быстродействие схем возросло на порядок.
Эмиттерно -связанная логика (ЭСЛ).
Электрическая и функциональная схемы.
8
В качестве «0» в схемах (ЭСЛ) выступает напряжение (входное или
выходное) от –1,65 и ниже,
«1»--от -0,9 до 0 вольт. Напряжение V0
приблизительно 1,2 вольта.
Логика с инжекционным питанием (И2Л).
Электрическая и функциональная схемы.
В качестве «0» в
схемах (И2Л) выступает состояние открытого
выходного транзистора , «1»--состояние закрытого выходного транзистора.
Если два таких элемента объединить по выходам
следующую электрическую и функциональную схемы.
то получим
9
Логические схемы на комплементарных полевых транзисторах с
индуцированными каналами (КМОП) логика .
Электрическая и функциональная схема инвертора (операция НЕ).
В качестве «0» в схемах (КМОП) логики выступает напряжение
(входное или выходное) около нуля (много меньше напряжения открывания
канала n) , «1»--напряжение около +Е (не доходя до +Е на потенциал много
меньший напряжения открытия канала р), при этом значение напряжения +Е
должно быть больше напряжений открывания обоих каналов.
В этом случае инвертор выполняет заданную логическую функцию, не
потребляя тока по входу и не зависимо от состояния на выходе в статическом
режиме не потребляет ток от источника питания +Е.
10
На основе комплементарных полевых транзисторов строятся логические
другие логические схемы (например 3 ИЛИ НЕ, 3 И НЕ).
Электрические и функциональные схемы приведены ниже.
КМОП логика 3 ИЛИ НЕ
11
КМОП логика 3 И НЕ
Триггеры.
Триггеры или бистабильные логические схемы (имеют два состояния)
предназначены для записи и хранения одного бита логической информации.
Имеется ряд типов триггеров различающихся по функциональной
классификации и способу записи информации.
Функциональная классификация.
12
Классификация по способу записи информации.
Для записи информации в тактируемый триггер кроме информационных
сигналов необходимо присутствие тактирующих импульсов на тактовых входах.
В асинхронных триггерах запись происходит информационными
сигналами.
Общая схема триггера
Где
А1 А2 А3 А4—информационные входы.
Т1 Т2—тактовые входы.
13
R-S Триггер
В таблице истинности значение Х- означает состояние входа или
выхода любое «0» или «1». Состояние Qn и Qn на выходе триггера – означает
его неизменное состояние.
Схемы R-S триггеров на базе логических схем.
Синхронный R-S триггер.
Асинхронный R-S триггер.
14
Базовые логические схемы могут быть и другими.
Тактируемый R-S триггер на 4х логических схемах «2 И НЕ».
D-триггер.
Функциональная схема.
15
Вариант выполнения D-триггера на логике (И НЕ).
DV-триггер.
Схема DV Триггера.
R-Триггер
15
Функциональная схема.
Таблица истинности.
16
Е- триггер
Функциональная схема
Таблица истинности.
Т-триггер (счетный триггер).
Правило работы счетного триггера таковы.
При приходе одного тактового импульса на выходе триггера информация
изменяется на противоположную один раз. Для этого в приведенной схеме
время задержки сигнала  должна быть меньше периода следования тактовых
импульсов и больше длительности тактовых импульсов.
17
TV-триггер
Правило работы TV-триггера такое же как у счетного триггера если на
входе V «1», если на входе V «0» триггер не изменяет своего состояния при
приходе тактовых импульсов.
j-k –триггер.
Функциональная схема.
17
Триггер (j-k) работает как R-S триггер, где J-заменяет S, а K –заменяет R.
Но в R-S триггере подаче на R и S входы «1» он переходит в
неопределенное состояние, а J-K триггер, при подаче «1» на J и K входы ,
переходит режим Т, т.е. становится счетным триггером. Однако нормально в
счетном режиме он будет работать при длительности тактовых импульсов
меньше  , а период следования тактовых импульсов должен быть больше .
18
Триггерные устройства.
Для построения более сложных логических схем предназначенных
обрабатывать логические функции с большим числом переменных возникает
необходимость записывать выражения содержащие многобитовые выражения,
пересылать их по разным адресам и вести счет командам и числам. Если для
этих целей использовать элементарные триггеры, то возникают трудности
схемного характера. Кроме этого счетные триггеры и J-K триггеры должны
иметь в своем составе схемы временной задержки, трудно реализуемые в
полупроводниковом интегральном исполнении.
Поэтому в П/П схемотехнике часто используются не элементарные
триггеры, а триггерные устройства содержащие несколько элементарных
триггеров, которые соединены внутри между собой и в принципе могут
одновременно хранить несколько бит информации. Использование триггерных
устройств вместо триггеров значительно упрощает схемы соединений и
уменьшает время записи и передачи
логической информации.
На триггерных устройствах не содержащих элементов временной
задержки легко строятся счетные триггеры (Т-триггеры).
Триггерные устройства (Т У) делятся на два вида.
1.Т У –универсальные которые без дополнительных схемных изменений
могут применяться как счетные, так и для построения на них сдвиговых
регистров.
2.Т У- не универсальные которые предназначены толь для одного
применения.
Т У по способу действия могут быть многотактного действия и
однотактные.
Наиболее широкое распространение нашли триггерные усройства
содержащие два триггера (M-S триггерные устройства) один триггер основной
(Master) вспомогательный (Slave).
Т У по функциональному назначению имеют такую же классификацию
как и простые триггеры.
19
Триггерное устройство R-S типа двухтактного действия.
Диаграмма работы
R-S - Т У
D-Т У двухтактного действия.
20
Диаграмма работы D- Т У
Однотактные триггерные устройства.
R-S Т У с инвертором.
21
Диаграмма работы R-S
Т У с инвертором.
R-S триггерное устройство с запрещающими связями.
22
Диаграмма работы R-S
Т У с запрещающими связями.
D-триггерное устройство с запрещающими связями.
23
Диаграмма работы D-- Т У с запрещающими связями.
J-K триггерное устройство с запрещающими связями.
Диаграмма работы J-K Т У при подаче на входы J и K «1».
24
Динамическое D-триггерное устройство.
25
Параллельный . двоичный счетчик.
Временная диаграмма работы двоичного параллельного (синхронного)
счетчика.
26
Последовательный двоичный счетчик.
Временная диаграмма работы последовательного двоичного счетчика.
27
Параллельно-последовательный двоичный счетчик.
(Счетчик с последовательным переносом).
Параллельный двоичный счетчик на регулярных элементах.
Реверсивный последовательный двоичный счетчик.
28
Реверсивный двоичный счетчик с последовательным переносом.
29
Синхронный двоичный реверсивный счетчик .
Синхронный счетчик на 3.
30
Временная диаграмма работы счетчика на 3.
Синхронный счетчик на 6.
31
Временная диаграмма работы счетчика на 6.
Последовательный счетчик на 6.
32
Последовательный счетчик на 5.
Временная диаграмма работы счетчика на 5
.
33
Двоично-десятичный последовательный счетчик.
Временная диаграмма работы счетчика на 10
34
Двоично-десятичный параллельный счетчик.
Счетчик с регулируемым коэффициентом пересчета.
Коэффициент пересчета равен А.
35
Счетчик с принудительным насчетом.
Коэффициент пересчета 10.
Счетчик с дробным коэффициентом пересчета.
М=7/8
36
Кольцевой счетчик.
Кольцевой счетчик Джонсона.
37
Цифровые умножители частоты.
Блок схема цифрового умножителя частоты.
ГУН—генератор частоты управляемый напряжением.
выходной частоты fвых определяется напряжением сигнала ошибки.
Значение
38
Схема относительно медленно действующего умножителя частоты.
39
Схема быстродействующего умножителя частоты.
40
Сумматор одноразрядный.
Схемное изображение.
Вариант внутреннего состава.
41
Сумматор многоразрядный.
Цифровые схемы сравнения частот.
42
43
Схемы синхронизации входных логических сигналов.
Схема синхронизации входного сигнала на D- ТУ однотактного
действия.
Схема синхронизации входного сигнала на динамическом D- ТУ .
44
Временная диаграмма.
Вспомогательные устройства на логических схемах.
Триггер Шмидта.
45
Схемы формирования коротких импульсов на фронты логических
уровней.
Длительность выходного импульса = Rвых*C.
Длительность выходного импульса = R*C.
Длительность выходного импульса = 3лог.
46
Формирователи относительно длинных импульсов на короткий на входе.
Длительность выходного импульса =R*C.
47
Формирователи логических уровней и импульсов от механических или
электромеханических контактов при устранении их дребезга.
48
R1R2
  R2*C
Генераторы импульсов на логических схемах.
Длительность импульсов на выходе приблизительно равна R*C.
49
При изменении управляющего напряжения частота изменяется на
порядок.
Кварцованный генератор.
За счет увеличения емкости С возможна работа генератора на
субгармониках кварца.
50
Релаксационные генераторы на логических ИС.
Генератор на R-S триггере.
LC-генератор на логических схемах.
51