Спасибо деду за победу 1. Классификация электронной элементной базы цифровых устройств по использованным активным элементам и технологиям микроэлектроники. Основные функциональные параметры логических элементов. Основные параметры, характеризующие логические и схемотехнические возможности логических элементов: 1) Реализация логических функций – по ее виду все логические элементы разбиваются на 2 класса: 1 класс – функциональные элементы ступенчатой логики простейшие функции (И, ИЛИ, И-НЕ, ИЛИ-НЕ, НЕ) 2 класс – функциональные элементы 2х ступенчатой логики, более сложные логические функции (И-ИЛИ, ИЛИ-И, НЕ-И-ИЛИ, И-ИЛИ-НЕ, И-ИЛИ-И и прочие) 2) Нагрузочная способность ЛЭ n определяет число входов идентичных элементов, которое может быть подключено к выходу каждого из них. При этом обеспечивается неискаженная передача двоичных символов 0 и 1 в цифровом устройстве по цепи из произвольного числа последовательно включенных элементов при наихудших сочетаниях дестабилизирующих факторов(изменение питающих напряжений, разброс параметров компонентов и т.д.). Часто нагрузочная способность n называется коэффициентом разветвления по выходу и выражается целым положительным числом (п = 4, 5, 7, 10 и т.д.). Чем выше нагрузочная способность ЛЭ, тем шире их логические возможности и тем меньше затраты при построении цифрового устройства. Однако увеличение параметра n возможно до определенных пределов, поскольку при этом ухудшаются другие параметры ЛЭ: снижается быстродействие, ухудшается помехоустойчивость и увеличивается потребляемая мощность. По этой причине в состав одной серии интегральных схем часто входят ЛЭ с различной нагрузочной способностью: основные ЛЭ с п = 4... 10 и буферные элементы — так называемые усилители мощности с n = 20... 50. В зависимости от частотного диапазона работы логических КМОП-микросхем их нагрузочная способность может изменяться в широких пределах (п = 10... 100). Спасибо деду за победу 3) Коэффициент объединения по входу m Характеризует максимальное число логических элементов, которые могут быть подключены к данному входу логического элемента (количество входов логических элементов максимально). С увеличение m расширяются логические возможности логических элементов за счет выполнения функций с большим числом аргументов на одном логическом элементе выполняются функции И-НЕ, ИЛИ-НЕ и прочие. Однако при увеличение числа входов, т.е. при увеличение m ухудшается быстродействие, помехоустойчивость и нагрузочная способность 4) Среднее время задержки распространения сигнала tзд.р.ср Характеризует скорость работы логического элемента. В определение участвуют следующие параметры логического элемента:, tф0– длительность фронта перехода из 1 в 0 tф1– длительность фронта перехода из 0 в 1 𝛕1.0 – время задержки, переключения из 1 в 0 𝛕0.1 – время задержки, переключения из 0 в 1 tзд р..ср – среднее время задержки распространения сигнала, полусумма времени задержки из 0 в 1 и наоборот. Данный параметр служит усредненным параметром оценки быстродействия элемента. 5) Предельная рабочая частота fпр Предельная рабочая частота переключения асинхронного RS-триггера, реализованного на базе этого типа ЛЭ. 6) Помехоустойчивость: Логические элементы в статическом режиме могут находиться в одном из 2х устойчивых состояний: либо состояние логического 0, либо 1 на выходе. Поэтому различают статическую и динамическую помехоустойчивость. Статическая помехоустойчивость ЛЭ определяется значением напряжения, которое может быть подано на его вход относительно уровня либо логического 0, либо логической 1, не вызывая при этом его ложного срабатывания. Значения запаса помехоустойчивости определяется на основе анализа семейства статических передаточных характеристик ЛЭ ИМС. (Uп0 и Uп1 по графику строишь касательную к стат.передат.характеристике) Спасибо деду за победу Динамическая помехоустойчивость Определяется в других координатах по сравнению со статической По оси х - время действия помехи; По оси у - амплитуда помехи Штриховка - где реагирует на помеху. Где нет штриховки работает не нормально. Динамическая помехоустойчивость ЛЭ зависит от длительности, мощности и формы сигнала, а также от уровня статической помехоустойчивости и скорости переключения базового функционального элемента. Анализ динамической помехоустойчивости должен происходить с применением запоминающих устройств 0 триггеров 7) Потребляемая мощность Pср При работе в реальном устройстве каждый элемент находится во состояниях: Включено; Выключено; в стадии Включение;в стадии Выключение. В каждом состоянии элемент потребляет разную мощность. Элементы на биполярных транзисторах больше потребляют в статических состояниях. Поэтому их потребляемая мощность рассчитывается, как полусумма потребляемых мощностей в состояниях 1 и 0. Другие элементы при переключении потребляют большую мощность. Поэтому потребляемая мощность рассчитывается, как произведение максимальной частоты переключения на квадрат напряжения питания на паразитную емкость. ПТ в статическом режиме мощности не потребляют т.к. токи они не потребляют. 8) Энергия переключения А=Рср*tзд.р.ср Определяется как произведение средней потребляемой мощности на среднюю время задержки сигнала. Данный параметр характеризует качество данной схемотехники для построения цифровых схем. Чем меньше, тем лучше. Для элементов с большой помехоустойчивостью – чем больше, тем лучше, так как не будет ложных срабатываний. Спасибо деду за победу 2. Базовый логический элемент диодно-транзисторной логики (ДТЛ). ДТЛ относится к классу насыщения логических элементов, это значит что выходной транзистор VT1 работает или в режиме отсечки или в режиме насыщения. Рассасывания дырок на базе через R2, в случае отсутствия данного резистора рассасывание долгое, следовательно, долгое быстродействие. Если хотя бы на одном из входов низкий уровень, то ток от источника питания Eп через резистор R1 идет в VD1 или VD2 в коллектор транзистора схемы источника-питания. В этом случае напряжение в точке A равно падению напряжения на открытом диоде VD1 и напряжению коллектора предыдущей схемы (0,4В + 0,7В = 1,1В). Для получения логического нуля на выходе для открытия транзистора (основной схемы) в точке А должно быть напряжение, равное сумме падения напряжения на открытом диоде VD3, VD4 и падения напряжения база-эмиттер на транзисторе (0,7* 3 = 2,1 В). Если на обоих входах высокий уровень, то VD1 и VD2 закрываются. Тогда ток через R1 течет через диоды смещения в базу транзистора, частично через R2, вызывая его открытие и переход в режим насыщения. Коллекторный ток через R3 вызывает падение напряжения, вызывая логический ноль на выходе. Таким образом реализуется элемент И-НЕ. Как видно схема обладает большей помехоустойчивостью. Передаточная характеристики: Спасибо деду за победу 3. Базовый логический элемент транзисторно-транзисторной логики (ТТЛ) со сложным инвертором. Базовая схема ТТЛ: В схемах ТТЛ с целью улучшения электрических параметров (ув. быстродействия, уменьшения рассеиваемой мощности) входная матрица диодов заменена многоэмиттреным транзистором. Экономит место и ув. плотность компоновки. VT1 - входной многоэмиттерный транзистор, R1- генератор, R2 - нагрузка на VT2 выход. Недостатком является низкое быстродействие (большая постоянная времени), поэтому применяют ТТЛ со сложным инвертором. Схема со сложным инвертором: VT1 - входной многоэмиттерный транзистор, R1 - генератор - входной каскад VT2, R2,R3 - фазорасщепительный каскад, у него разделенная нагрузка. Чтобы \когда VT2 включен, VT3, VT4 были закрыты. R3 эмиттерная нагрузка, чтобы когда VT2 открыт, VT5 был открыт, он очень мощный. VT3 - VT5, R4(токоограничивающий) - выходной каскад Работа схемы: Передаточная статическая характеристика: Как видно из статической передаточной характеристики видно, что схема обладает ***** (неочень) помехоустойчивостью Спасибо деду за победу 4. Логический элемент транзисторно-транзисторной логики (ТТЛ) с тремя выходными состояниями. Схема элемента ТТЛ с 3-мя выходными состояниями: В рассматриваемой схеме ЛЭ пока транзистор VT4 находится в режиме отсечки (закрыт), схема работает подобно обычному ЛЭ ТТЛ. В этом случае диод VD1 смещен в обратном направлении. При открытом транзисторе VT4 диод VD1 также открыт и напряжение в точке «А» будет равно UVT4кэ.нас.+ UVD1 ≈ 1,1 В. Поэтому транзистор VT6 в этом случае оказывается закрытым вместе с транзистором VT7, поскольку для их открытия нужно, чтобы UA было примерно равно 1,4 В. А поскольку транзистор VT5 - закрыт, то закрыт будет и транзистор VT8. Поэтому выход ЛЭ оказывается одновременно отсоединенным и от источника питания и от общей шины (высокоимпедансное состояние). В этом состоянии ЛЭ потребляет значительно меньшую мощность. Его работа: Таблица истинности для этого говна: Х - любое логическое состояние, Z - высокоимпедансное состояние Спасибо деду за победу 5. Базовые логические элементы "НЕ", "ИЛИ", "И" на полевых транзисторах с дополняющими типами проводимости каналов (КМОП). Схема ЛЭ “НЕ” Это инвертор на КМОП, снизу n-канальный, сверху p-канальный. Если на входе присутствует низкий уровень логического сигнала, VT2 закрыт, верхний открыт, через него U питания на выходе уровень высокого сигнала.Если на входе логическая 1, то VT2 открыт, VT1 закрыт, через VT2 потенциал земли на выход элемента. Чтобы элемент работал правильно и не было за держек, необходимо чтобы при открытом VT1, закрывался VT2 сразу и наоборот. При настройке порогов это достижимо. Как работают ИЛИ-НЕ и И-НЕ для след схем* Транзисторы VT2 и VT4 с каналом n-типа являются управляющими, а транзисторы VT1 и VTЗ с каналом р-типа - нагрузочными. КМДП-ЛЭ, выполняющие функцию «И» «ИЛИ», реализуються доваблением на выход ЛЭ «И-НЕ» и «ИЛИ-НЕ» схемы инвертора. Схемы «И» и «ИЛИ» Работают на правилам схемотехники (считайте напряги) Спасибо деду за победу 6. Логические элементы КМОП с тремя выходными состояниями. Схема ЛЭ КМОП с 3-мя выходными состояниями Инвертор КМДП с тремя выходными состояниями представляет собой разновидность обычных инверторов. Он имеет дополнительные транзисторы VT5 и VT6, управление которыми осуществляется по независимой цепи с помощью инвертора на транзисторах VT1 и VT2. Если оба транзистора VT5 и VT6 открыты, то данная схема функционирует как обычный инвертор. В противном случае транзисторы VT3 и VT4 отключаются от источника питания. В этом случае выход схемы приобретает очень большое сопротивление по отношению к обеим шинам питания. Такой инвертор, следовательно, представляет собой устройство с тремя выходными состояниями, в функциональном отношении и по применению подобное описанным ранее ЛЭ ТТЛ. Его работа: Спасибо деду за победу 7. Двунаправленный ключ. Управление двунаправленным ключом. Схема: Он представляет собой параллельно включенные n-канальный и р-канальный транзисторы. Как видно из рисунка для управления ключом напряжение на затворы входящих в него транзисторов необходимо подавать в противофазе. Чтобы управлять ключом нужен инвертор. Если на n- высокий уровень(VT2), то на p-низкий уровень(VT1)(т.е. U=1),т.е. на выходе инвертора 0, между выходом и входом создается гальваническая связь. Сопротивление 2-3 Ома. Если наоборот(U=0),т.е. на выходе инвертора 1, то электрической связи нет. При низком уровне управляющего напряжения U, и n-канальный транзистор VT4 и р-канальный транзистор VT3 закрыты, поэтому вход X и выход Y ключа разомкнуты. При подаче высокого уровня управляющего сигнала U, оба транзистора открываются, и ключ замыкается. Сопротивление ключа в замкнутом состоянии равно параллельно включенным сопротивлениям их каналов в открытом состоянии. Спасибо деду за победу 8. Реализация логического элемента «ИСКЛЮЧАЮЩЕЕ "ИЛИ"« на КМОП транзисторах. Используются только элементы И-НЕ, 16 транзисторов. Для уменьшения числа транзисторов используют другой вариант схемы, построенные на 3х инверторах и двунаправленном ключе. (8 транзисторов) Сама схема: Принцип работы: Если на x1 подать высокое напряжение, следовательно VT2 открыт, ключ замкнут, на p-канальном низкий уровень, на n-канальноим высокий урвоень напряжения, сигнал низкого уровня поступает на VT7 и на выходе y=1. Если на x1=0(следовательно ключ разомкнут), x2=1. VT1 открыт от низкого уровня, высокого уровня открывает VT6, от него сигнал низкого уровня идет на VT7, он открывается и на выходе с +Еп через VT7 идет логическая 1. Если на x1=1, x2=1 VT2 открыт, следовательно открывается ключ. И следовательно высокий уровень на VT8, следовательно на выходе 0 с потенциала земли через VT8. Спасибо деду за победу 9. Классификация цифровых устройств. Принципы анализа работы комбинационных и последовательностных устройств. Комбинационные схемы (дискретные автоматы без памяти): характеризуются отсутствием памяти. Сигналы на выходах комбинационных схем в любой момент времени однозначно определяются сочетанием сигналов на входе и не зависят от предыдущего состояния. Схемным признаком комбинационных схем является отсутствие обратной связи – ключи, шифраторы, дешифраторы, мультиплексоры, демультиплексоры, арифметические устройства. Последовательностные схемы (дискретные автоматы с памятью): обладают памятью (свойство системы сохранять значение с течением времени – характеризует внутреннее состояние устройства; при смене информации на входе необходимо знать состояние предыдущее для предсказания последующего). Есть обратная связь. Простейшие последовательностные устройства – триггеры, счетчики, регистры. Анализ цифровых устройств: ● Принято рассматривать в безразмерном дискретном времени (для этого реальное время работы устройства разбивается на нумерующиеся интервалы; каждый такой интервал – такт). ● Дискретное время складывается из тактов, длительность которых для характеристики работы устройства значения не имеет. ● Продолжительность отдельных тактов может быть различной. На работе устройства это не сказывается. ● Обновление информации на входах цифрового устройства происходит в момент начала нового такта. При этом временные задержки переходного процесса не учитывают. Однако, когда частота смены тактов так велика, что соизмерима с предельным быстродействием, задержку нужно учитывать. ● В последовательностных устройствах за счет памяти функции внешних переходов определяются состоянием входов и выходов двух соседних тактов – до и после воздействия сигналов. ● К сигналам, действующим в определенные такты, к наименованию вывода прибавляют номер такта. Спасибо деду за победу 10. Мультиплексоры. Внутренняя структура и способы наращивания. Мультиплексор - устройство, позволяющее коммутировать в желаемом порядке цифровую информацию, поступающую с нескольких входов на один выход. С помощью мультиплексора осуществляют временное разделение информации с различных входов. Имеет две группы входов: информационные и управляющие (дешифратор адреса или разрешение/запрещение работы). Количество информационных входов равно 2^n, где n – число адресных входов. Если требуется построить мультиплексор с большим числом входов, прибегают к наращиванию: объединение в пирамидальных структурах (слева) или последовательное соединение разрешающих входов и внешних логических элементов (справа). Спасибо деду за победу Недостатком пирамидального наращивания следует считать повышенный расход микросхем и невысокое быстродействие. Недостаток последовательного - только для двух корпусов 11. Мультиплексор как универсальный логический элемент. Спасибо деду за победу 12. Особенности реализации мультиплексоров и демультиплексоров на КМОП-транзисторах. Схема двухвходового мультиплексора/демультиплексора на КМДП В основе мультиплексоров построенный на КМОП лежат дешифраторы и двунаправленные вентильные ключи. (на КМОПе 5.5 В высокий уровень из ТТЛ 3.3 В) Это схема мультиплексора и демультиплексора. Ключ можно замкнуть один. Схема преобразования логических уровней, нужна чтобы, например,преобразовать входные уровни логических элементов ТТЛ, в логические уровни КМОП. Реализация мультиплексора 8 в 1 с помощью внешних элементов и И-НЕ К155КП2 74х153 сдваивают схемы мультиплексора. С - старший разряд – обеспечивает работу одной из половинок Спасибо деду за победу 13. Демультиплексоры. Внутренняя структура и способы наращивания. Демультиплексор – это устройство разделяющее информацию с информационного входа в желаемой последовательности на несколько информационных выходов. Демультиплексор 1 в 2 (а – управляющий вход) Спасибо деду за победу Демультиплексор 1 в 4 (разные реализации) х - информационный поток V - вход разрешение/запрещения А,В - управляющие входы (определяют, какой из выходов будет активен) Наращивание демультиплексоров(по картинке внизу): - способ пирамидального наращивания (основание пирамиды - справа(где больше мультиплексоров), слева мультиплексор - это информационный поток) Старшие разряды подключены к DMX на вершине пирамиды - или наращивание с использованием входов разрешения/разрешения Е - старший разряд, в схеме 2х старшего разряда (к чему это и что это за схемы) 14. Дешифраторы как разновидность демультиплексоров. Дешифратор (декодер) устройство с несколькими входами и выходами у которого определенными комбинациями входных сигналов соответствуют активные состояния одного или нескольких выходов. сигнал на информационных входах не меняется во времени в отличие от мультиплексора. В КД если демультиплексор – DMX, если дешифратор – DC. Существуют сдвоенные дешифраторы(2 в 4). Отличия от демультиплексора: если на информационном входе сигнал меняется во времени, то это демультиплексор, если нет то дешифратор. Применение: - Коммутаторы информационных сигналов и синхроимпульсов - Для адресации адресной логики в микросхемах ОЗУ и ПЗУ - Для преобразования двоично-десятичного кода в десятичный Спасибо деду за победу 15. Шифраторы и приоритетные шифраторы. Если у устройства (дешифратора) входов больше, чем выходов, то это шифратор. Шифратор (кодер) — логическое устройство, выполняющее преобразование позиционного n-разрядного кода в m-разрядный двоичный, троичный либо k-ичный код. Шифратор работает правильно, если в любой момент времени у него активирован не более чем один вход. Решение данной проблемы заключается в назначении входным выводам шифратора приоритета так, чтобы при наличии нескольких запросов, код на выходе шифратора соответствовал номеру запрашиваемого устройством, высшему по приоритету. Все активные входы имеют активный уровень, кроме 8-и входов имеется EI. Спасибо деду за победу Обычно используется для управления набором из 2n устройств, когда предполагается, что в любой момент времени активно только одно устройство. Обратная ситуация: система с 2n входами, сигнал на каждом из которых обрабатывается на наличие требований обслуживания. Приоритетный шифратор отличается от шифратора наличием дополнительной логической схемы выделения активного уровня старшего входа для обеспечения условия работоспособности шифратора (только один уровень на входе активный). Уровни сигналов на остальных входах схемой игнорируются. Приоритетный шифратор будет выдавать сигнал на выходе более старшего входа. Применение приоритетного шифратора: Ядро ОС когда на кнопку нажимаешь - ядро загружен в память и ядро постоянно щупает не пришли ли прерывания от внешних устройств. Для индикации наличия работы периферийного устройства. 16. Арифметические устройства. Полусумматор. Схемотехнические варианты реализации одноразрядного сумматора. Сумматор это функциональное устройство, выполняющее операции сложения двух двоичных чисел. По характеру действий сумматоры бывают: комбинационные и накопительные. Комбинационные не имеют памяти, следовательно при изменении сигнала на входе меняется и на выходе. Накопительные – сохраняют результат вычислений. если изменения соотв. входов, результат сохраняется. дд Спасибо деду за победу Каждый из применяемых сумматоров разделяется на сумматоры параллельные и последовательные. Правила одноразрядного двоичного суммирования: Схема и таблица истинности для полусумматора: Полусумматор: 2И и искл. ИЛИ Полный одноразрядный сумматор и таблица истинности полного одноразрядного сумматора: 2 полусумматора и ИЛИ. Задержка: Si -> 6T; Pi -> 5T (Si - сигнал суммы, Pi -активный сигнал) Другая реализации одноразрядного сумматора: 2 искл. ИЛИ, 3 2И и 3х входовым ИЛИ. Si -> 6T; Pi -> 2T Спасибо деду за победу 17. Арифметические устройства. Многоразрядные сумматоры (с последовательным переносом). В цифровых системах сложение является самым распространенным арифметическим действием. Сумматор объединяет два арифметических операнда по правилам сложения. Одни и те же правила сложения справедливы для чисел без знака и для чисел, представленных в дополнительном двоичном коде; поэтому в обоих случаях используются одни и те же сумматоры. Сумматор может выполнять вычитание путем сложения уменьшаемого и дополнения к вычитаемому (инвертированного вычитаемого), но можно построить и вычитающее устройство - субтрактор. Сумматор многоразрядных чисел. Самый медленный способ, обычный одноразрядный сумматор, с устройством задержки. Сумматор это функциональное устройство, выполняющее операции сложения двух двоичных чисел. Спасибо деду за победу По характеру действий сумматоры бывают: комбинационные и накопительные. Комбинационные не имеют памяти, следовательно при изменении сигнала на входе меняется и на выходе. Накопительные – сохраняют результат вычислений. если изменения соотв. входов, результат сохраняется. Каждый из сумматоров применяемых сумматоров разделяется на сумматоры параллельные и последовательные. Правила двоичного суммирования: Способы многоразрядного сложения: 1. Задержка - минимум аппаратных затрат, это самый медленный способ 2. Суммирование с последующим переносом минус: пока сигнал переноса не пройдет через все, результат не получиться При этом Si - получаем разряды, Pi - получаем с задержкой сигнал переноса. На входы последовательно подаем разряды. По Si идёт разряд Pi(Э) с задержкой Pi и пока с Pin на Pi идет Ai и должен. Все сигналы подаются последовательно. И благодаря задержке потом складывается 3 числа и так по чуть чуть выводиться сумма. Самый дешевый вариант: Другая схема: сумматор с последовательным переносом: Спасибо деду за победу На всех SM идет задержка, все разряды сразу подаются на входы, то есть число подается параллельно, каждый сумматор складывает 1 разряд. На каждом сумматоре есть задержка какая то, след не могут сразу сложить и каждый будет вводить больше и больше задержку. 18. Арифметические устройства. Сумматоры с ускоренным переносом. Сумматор это функциональное устройство, выполняющее операции сложения двух двоичных чисел. По характеру действий сумматоры бывают: комбинационные и накопительные. Комбинационные не имеют памяти, следовательно при изменении сигнала на входе меняется и на выходе. Накопительные – сохраняют результат вычислений. если изменения соотв. входов, результат сохраняется. Каждый из сумматоров применяемых сумматоров разделяется на сумматоры параллельные и последовательные. Правила двоичного суммирования: Спасибо деду за победу Принципы: Для каждого двоичного разряда сумматора дополнительно формируется 2 сигнала: - сигнал образования переноса g; - сигнал распространение переноса p; Эти сигналы определяются следующими выражениями: gi = Ai * Bi pi = Ai ∪ Bi Процесс формирования ускоренного переноса описывается следующим уравнением: ci = gi ∪pigi-1 ∪ pipi-1 + gi-2 ∪ …. ∪ pipi-1 …. p2p1C0 Спасибо деду за победу 19. Арифметические устройства. Субтракторы. Особенности выполнения операции вычитания в современных вычислительных устройствах. Полусубтракторы: в виде самостоятельного устройства субстракторы не производятся, поскольку обычно операции вычитания в современной вычислительных устройствах заменяются на операции сложения уменьшаемого с вычитательным представленным в дополнительном коде. Пояснения к картинке: Сумма обратного и прямого числа - число состоящие из 1. Дополнительный код равен обратный код+1. Чтобы получить прямой код нужно из 100002 вычесть дополнительный код. Если A>B, то ответ получается в прямом коде, а если A<B то в обратном Так же это можно реализовать на микросхемах. 6-2 = 0110 - 0010 = 0110 + 1101 + 0001 = 1|0100 = 0100 = 4 сначала инвертируем вычитаемое, потом добавляем единицу, суммируем и отбрасываем (если есть) переполнение. Спасибо деду за победу 20. Матричные умножители. В большинстве случаев реализация комбинационного умножения основана на алгоритме сдвига и сложения. Ниже представлен умножитель 8х8 - его основная идея перемножение двух 8-разрядных целых чисел без знака . Каждая строка, называемая компонентом произведения, является сдвинутым множимым, умноженным на 0 или на 1 в зависимости от значения соответствующего разряда множителя. Каждый небольшой прямчтоугольник представляет собой один бит компонента произведения yixj, получаемый в результате выполнения логической операции “ И “ над битом множителя yi и битом множимого xj. Произведение получаем путем сложения всех компонентов произведения и содержит 16 битов. В последовательных умножителях используется единственный сумматор и регистр накопления частичных произведений. Сначала в регистр частичного произведения заносится первый компонент произведения, а затем – при перемножении двух n- разрядных чисел – выполняется n-1 шагов; на каждом шаге очередной компонент произведения с помощью сумматора добавляется в регистр частичного произведения. Нужно 56 сумматоров, чтобы из 2х 8-битных числа получить 16-битное. 8х8 элементов 2И, т.е. 64 элемента 2И. Спасибо деду за победу Спасибо деду за победу 21. Цифровые компараторы. Компаратором называется схема,которая сравнивает два двоичных числа с целью обнаружения их равенства. Некоторые компараторы интерпретируют входные числа как числа со знаком или без знака, а также выдают арифметическое соотношение между ними (больше или меньше). Эти устройства называются компараторами значений. Логическая структура одноразрядного компаратора: Сравнивают 2 одноразрядных числа: Если A>B, то на С=1, а на остальных 0. Если A=B, то на выходе центральном 1 Если A<B, то на D=1, а на остальных 0. Спасибо деду за победу 22. Цифровые устройства последовательностного типа. Особенность последовательностных устройств - запоминание устойчивого состояния и чередование их под воздействием внешних управляющих сигналов. В большинстве последовательностных схем переключение состояния происходит в моменты времени, задаваемые тактовым сигналом от независимого источника. Принято считать, что активным у тактового сигнала является высокий уровень, если состояние изменяется в момент, задаваемый нарастающим фронтом тактового сигнала, или тогда, когда тактовый сигнал имеет высокий уровень; в противном случае активный уровень тактового сигнала - низкий. Существует два вида последовательностных устройств: 1. последовательностные схемы с обратной связью (построена на обычных вентилях, благодаря наличию обратных связей обладает памятью; такого рода схемами являются стандартные узлы типа защелок и триггеров, используемые в качестве готовых блоков при проектировании на более высоком уровне) 2. тактируемые синхронные конечные автоматы (устройства, в которых происходит опрос входных сигналов, а выходные сигналы изменяются в моменты времени, задаваемые управляющим тактовым сигналом. Триггеры представляют собой простейшие последовательностные устройства. Триггерами называются устройства, способные длительное время оставаться в одном из двух устойчивых состояний и скачком чередовать их под воздействием внешних сигналов. Каждое из состояний триггера распознается по значениям выходных напряжений. Основное применение триггеров состоит в запоминании информации. Под памятью триггера подразумевают его способность оставаться в заданном состоянии и после прекращения действия переключающего сигнала. Вход, по которому триггер устанавливается в единичное состояние (Q=1, Q=0) называют входом S, а в нулевое (Q=0, Q=1) - входом R. Переход из одного состояния в другое – опрокидывание. Если одновременно подать переключающие сигналы на оба входа на обоих появятся логические нули и устройство утратит свойства триггера. Триггеры по способу ввода информации: - Асинхронные (срабатывают непосредственно за изменением сигналов на входах) - Синхронные (смены сигналов на информационных входах недостаточно для срабатывания+ должен быть управляющий вход) Асинхронный триггер: Режим работы и временная диаграмма работы асинхронного RS-триггера с прямым управлением: Спасибо деду за победу Способность триггера запоминать информацию возникает вследствие возникновения петли гистерезиса при переключении триггера. Чем больше площадь, тем более помехоустойчивый. Различие в пороговых уровнях входных сигналов, при которых происходит опрокидывание триггера, называют гистерезисом. На характеристики это область между Uпор1 и Uпор0. Ширина области гистерезиса характеризует чувствительность триггера к переключающим сигналам. Чем она меньше, тем чувствительность выше. Гистерезис принципиально необходим для обеспечения режима хранения, в противном случае триггер теряет свои свойства и обращается в двухкаскадный усилитель-ограничитель с обратной связью. Асинхронный RS-триггер на ЛЭ “И-НЕ” R и S по сравнению с первым поменяли местами. Кружочки на входе говорят о том, что активный уровень низкий Про синхронные: Синхронизация обеспечивает привязку сигналов по времени и объединяет в общем ритме работу многих узлов ЭА. Спасибо деду за победу Временные диаграммы работы триггера: Слева – асинхронный триггер, справа – синхронный. В асинхронном триггере, если происходит помеха, то он открывается всегда. В синхронном, если помехи попадают, то он не реагирует, чем они хороши. Особый недостаток асинхронного триггера – помехи и опасные сигналы «чайки» - сигналы, поступающие на информационные входы асинхронного триггера по разным цепям через разное количество элементов => у них разная задержка. Поэтому возможны временные сдвиги, например из-за Т и => вызывает ложные срабатывания триггера. Введением тактирования этот недостаток удается устранить. По сравнению с асинхронным триггером, синхронные обладают более высокой помехоустойчивостью, опрокидывание синхронных триггеров происходит только при участии тактовых импульсов, а их длительность меньше периода. Структурная схема триггерной системы: Все существующие виды триггеров можно представить в виде устройства и ячейки памяти. Все входные поступающие сигналы различают на информационные, подготовительные и тестовые входы. Sa и Ra являются приоритетными для ЯП по сравнению c S’ R’ от УУ. В асинхронных RS триггерах УУ может отсутствовать. В триггерных системах главную роль в формировании сигнала играет УУ. Изменение структуры УУ и способа его связи с ЯП можно получить триггеры с различными свойствами. Делят на 3 группы сигналов: • Информационный • Подготовительный • Исполнительный Информационный определяют вид информации, которая будет записана в триггер. Подготовительный и исполнительный выполняют вспомогательную роль с их помощью можно прервать работу триггера, можно сохранить сигналы на входах. Исполнительные сигналы задают моменты времени приема информации и синхронизации с другими устройствами. Информационный входы есть у всех, а тактовые и подготовительные могут отсутствовать. Асинхронные RS-триггеры имеют только информационные входы, срабатывают только при изменении сигналов на входах. Построен на ИЛИ-НЕ. У этой схемы два входа S и R и два выхода Q и QN, где сигнал QN в нормальных условиях представляет Спасибо деду за победу собой инверсию сигнала Q. Синхронный RS-триггер получается из асинхронного путем подключения схемы управления. Информация с R и S может быть передана только при C=1. Если C=0, то на выходах схемы управления будет 1 - нейтральная комбинация для триггера, который хранит в этом случае предыдущее состояние. Входная комбинация S=R=1 недопустима, так как при C=1 на устройстве управления будут Q1=Q2=0 => создание неопределенного состояния на выходах триггера. Sa и Ra устанавливают значение на триггере, минуя схему управления. Sa и Ra = 0 недопустимо. Схема Синхронного RS - триггера: Способы управления триггерами В зависимости от того, какой входной сигнал используется для записи сигнала их делят на 3 вида: 1. Триггеры со статическим управлением 2. Триггеры с динамическим управлением (триггеры с прямым динамическим или инверсным динамическим управлением) 3. Двухступенчатые триггеры Триггеры со статическим управлением срабатывают, когда входной сигнал достигает определенного порогового уровня. Это простейший вид управления. Специфика синхронных триггеров такова, что в продолжение времени продолжительность тактовых импульсов, смена сигналов на его входе вызовет срабатывание. Другими словами триггера с статическим управлением при активном состоянии тактового входа работает , как асинхронный, что может являться причиной нарушения их работ. От указанного недостатка свободны триггеры с динамическим управлением и двухступенчатые триггеры. Триггеры с динамическим управлением реагируют на перепад сигнала с 0 до 1 или с 1 до 0(по динамическому фронту), т.е. сигналы, поступающие на динамические триггера срабатывают когда сигнал состояния меняются определенным образом. Двухступенчатые триггеры Содержат 2 ячейки памяти, состоят из двух триггеров ведущего и ведомого. Запись по ячейки памяти происходит последовательно по времени два Спасибо деду за победу последовательных тактовых импульсов сдвинутых на половину частоты. 1-ая ступень - ведущий триггер служит для промежуточной записи информации.2-ая ступень – для последующего запоминания и хранения. У двухступенчатых триггеров формирование состояния происходит за 2 такта, поэтому их иногда называют двухтактными. Функциональные свойства всей триггерной системы определяются параметрами ведущего триггера, 2-я ступень может быть одинаковой, обычно асинхронный RS триггер со статическим управлением. Ввод информации в триггер в момент прихода тактового импульса - C1. Внешнее срабатывание 1 ступени в этот момент никак не проявляется, ввиду того, что ее выходы соединены со входами 2 ступени, они блокированы. Перезапись информации из первой ступени во вторую в момент прихода – С2. Двухступенчатый триггер имеет подобную работу триггера с динамическим управлением, хотя оба входа имеют динамическое управление. JK-триггер JK-триггер не имеет неопределенных сигналов. При всех комбинациях входных сигналов, кроме J=K=1, действует как асинхронный RS-триггер. J->S, K->R. Элементы временной задержки играют роль стабилизаторов состояния триггеров и непосредственно на состояние триггера не влияют. J=K=0 - нейтральная комбинация - триггер хранит предыдущее значение. Если J != K, то выходное состояние определяется тем элементом 1 или 2, у которого на всех входа 1. D-триггер Триггер задержки. В отличие от JK и RS имеет только один информационный вход D. В этом триггере Q повторяет сигнал D в предыдущем такте и сохраняет состояние до следующего тактового импульса. Недостаток D-триггеров со статическим управлением - информация на D-входе должна по времени перекрывать тактовый импульс. Этого недостатка лишены триггеры с динамическим управлением . Введение входов Sa и Ra позволяет данный триггер перевести в асинхронный режим и перевести его в обычное состояния. Может быть образован из любого JK- триггеров. Если у С палочки нет, то это статический режим. Если / то с прямым динамическим управлением. Если \ то с инверсным. Спасибо деду за победу В КМОП схемотехнике D-триггер образуется с помощью инверторов и двунаправленных ключей. DV-триггер Имеет дополнительный разрешающий вход. Работа останавливается блокированием тактового сигнала. Наличие разрешающего входа расширяет функциональные возможности D-триггера, позволяя сохранять в нужный момент времени информацию на его выводах в течение нужного количества тактов. Запись производится при C=1 и V=1. Т-триггер Это счетный триггер. Имеет только один информационный Т-вход и отличается простотой действия. Меняет состояния при изменении входного сигнала в определенном направлении. Является единственным триггером, где состояние определяется не состоянием тактируемым, а по состоянию предыдущего такта входного сигнала. Можно получить с помощью JK и D триггеров. Спасибо деду за победу 23. Триггерные системы. Виды триггеров и способы управления ими. Триггеры используются в виде системы, состоящей из собственно триггеров, выполняющих функцию ячейки памяти (ЯП), и устройства управления (УУ). Устройство управления представляет собой комбинационную схему, преобразующую входную информацию в комбинацию сигналов, под воздействием которых собственно триггер принимает одно на двух устойчивых состояний. Изменение структуры УУ и способа его связи с ЯП можно получить триггеры с различными свойствами. Делят на 3 группы сигналов: информационный, подготовительный и исполнительный. Информационный определяет вид информации, которая будет записана в триггер. Подготовительный и исполнительный выполняют вспомогательную роль,с их помощью можно прервать работу триггера и сохранить сигналы на входах. Исполнительные сигналы задают моменты времени приема информации и синхронизации с другими устройствами. Информационный входы есть у всех, а тактовые и подготовительные могут отсутствовать. По виду информации триггеры разделяют на асинхронные и синхронные. Асинхронные RS-триггеры имеют только информационные входы, срабатывают только при изменении сигналов на входах. Построен на ИЛИ-НЕ. У этой схемы два входа S и R и два выхода Q и QN(этот в норм. условиях является инверсией Q), Синхронный RS-триггер получается из асинхронного путем подключения схемы управления. Информация с R и S может быть передана только при C=1. Если C=0, то на выходах схемы управления будет 1 - нейтральная комбинация для триггера, хранит предыдущее состояние. Спасибо деду за победу Время задержки синхронного триггера: tзд.п =3* tзд.р.ср -складывается из задержки распространения сигнала в ЛЭ 1 или 2 и задержки переключения собственного триггера(ЛЭ 3 и 4) В зависимости от того, какой входной сигнал используется для записи сигнала их делят на 3 вида: триггеры со статическим управлением, триггеры с динамическим управлением (триггеры с прямым динамическим или инверсным динамическим управлением), двухступенчатые триггеры. Триггеры со статическим управлением сраб, когда входной сигнал достигает определенного порогового уровня(самый простой триггер). Триггера со статическим управлением при активном состоянии тактового входа работает как асинхронный, что может являться причиной нарушения их работ. От указанного недостатка свободны триггеры с динамическим управлением и двухступенчатые триггеры. Триггеры с динамическим управлением реагируют на перепад сигнала с 0 до 1 или с 1 до 0(по динамическому фронту). Спасибо деду за победу Разрешающее время складывается из: - задержки переключения ведущей ступени M tзд.п.М =3 x tзд.р.ср - минимальной деятельности тактового импульса τ > 3 * tзд.р.ср - задержка переключения ведомой степени S(складывается из задержки распространения сигнала в инверторе и триггере) tзд.п.S = 4 x tзд.р.ср - tp > tзд.п.М + tзд.п.S =7 x t зд.р.ср Двухступенчатые триггеры содержат две ячейки памяти, запись информации в которые происходит последовательно в разные моменты времени. Такую структуру триггеров называют системой «ведущий-ведомый». Первая ступень – «ведущий» – служит для промежуточной записи входной информации, а вторая – «ведомый» - для последующего запоминания и хранения. Все двухступенчатые триггеры – тактируемые. Функциональные свойства всей триггерной системы определяются первой ступенью. Вторая ступень обычно представляет собой синхронный RS-триггер со статическим управлением( не является обязательным условием) Тактовые сигналы сдвинуты на половину периода относительно друг от друга. Ввод информации в ведущую ступень происходит с приходом тактового импульса C1. Внешнее срабатывание первой ступени никак не проявляются ввиду того, что ее выходы соединены с входами второй ступени, которая в это время блокирована. Перезапись состояния ведущего триггера в ведомый осуществляется с приходом второго импульса C2. В это время и происходит обновление информации на внешних выводах ведомого триггера Q и Q. Двухступенчатый триггер ведет себя подобно триггеру с инверсным динамическим управлением. JK-триггер - не имеет неопределенных сигналов. При всех комбинациях входных сигналов, кроме J=K=1, действует как асинхронный RS-триггер. J->S, K->R. Спасибо деду за победу Элементы временной задержки играют роль стабилизаторов состояния триггеров и непосредственняо на состояние триггера не влияют. J=K=0 - нейтральная комбинация - триггер хранит предыдущее значение. Если J!=K, то выходное состояние определяется тем элементом 1 или 2, у которого на всех входа 1. Пример работы триггера: DD3, DD4, DD5, DD6 – линии задержки; DD1, DD2 – устройства управления исключающих входов (чтобы расширить функциональные возможности). С помощью положительной обратной связи DD3, DD4, DD5, DD6 создается внутренний RS-триггер. В JK-триггере имеется цепь создания временной задержки, чтобы создать временной сдвиг между моментом входного сигнала и формированием выходного. Без этих цепей Jn=Kn=1 началась бы генерация, из-за того, что на входах оказывались бы комбинации вызывающие опрокидывание. Поэтому в JK-триггере задержка должна превышать тактовый импульс. D-триггеры Минимальный интервал между 2-мя тактовыми импульсами(и триггер работает без сбоев) - tзд.п.М = 4 x tз.р.ср D-триггеры в отличие от рассмотренных ранее типов имеют для установки в состояния 0 и 1 только один информационный вход (D-вход). Функциональная особенность триггеров : сигнал на выходе Q в такте n+1 повторяет входной сигнал Dn в предыдущем такте n и сохраняет (запоминает) это состояние до следующего тактового импульса. Иными словами, D-триггер задерживает на один такт информацию, существовавшую на входе D. Триггер D-типа характеризуется тем, что сигналы на его прямом выходе Q принимают значение, инверсное относительно сигналов на входе D. Спасибо деду за победу D-триггер можно образовать из любого синхронного RS- или JK-триггера, если на их информационные входы одновременно подавать взаимно инверсные сигналы D и !D . Недостаток D-триггеров со статическим управлением - информация на D-входе должна по времени перекрывать тактовый импульс. Этого недостатка лишены триггеры с динамическим управлением. Введение входов Sa и Ra позволяет данный триггер перевести в асинхронный режим и перевести его в обычное состояния. DV-триггер Имеют дополнительный разрешающий вход.Работа останавливается блокированием тактового сигнала.Наличие разрешающего входа расширяет функциональные вопросы D-триггера,позволяя сохранять в нужный момент времени информацию на его выходах в течение нужного количества тактов.Запись производится при C = 1 и V = 1/ Т-триггер Это счетный триггер. Имеет только один информационный Т-вход и отличается простотой действия. Меняет состояния при изменении входного сигнала в определенном направлении. Является единственным триггером, где состояние определяется не состоянием тактируемым, а по состоянию предыдущего такта входного сигнала. Спасибо деду за победу 24. Счетчики. Классификация и структура счетчиков. В общем случае счетчиком называют любую тактируемую последовательстную схему, у которой диаграмма состояний представляет собой единственное кольцо. Модулем счета m называют число состояний в этом кольце. Самый распространенный - n-разрядный двоичный счетчик,состоящий из n- триггеров и имеющий 2n состояний,через которые он проходит в последовательности 0,1,2….2n 1,0,1… Если -> - это суммирующие счетчики. Если <- это реверсивные(вычитающие) счетчики. 1)Счетчиком с последовательным переносом Состоит из линейки n-счетных триггеров (Т-триггеров).Если принять во внимание, что состояния Т-триггера меняется с каждым нарастающим фронтом, можно считать, что содержание того или иного разряда счетчика, меняется состояние на противоположное, тогда и только тогда, когда значение бита в предыдущем разряде меняется с 1 на 0.При этом происходит перенос на старший разряд Это обстоятельство соответствует двоичному счету в прямом направлении. В нем передается информация от младшего к старшему разряду по одному бит за раз. От такой структуры получить высокое быстродействие невозможно. Задержка равна n-триггер умноженных на τ. 2)В синхронном счетчике к тактовым входам всех триггеров подводится один общий тактовый сигнал CLK. Изменения значений сигналов на выходах всех триггеров происходят в один и тот же момент времени с задержкой только на t наносекунд. Для этого нужно Спасибо деду за победу воспользоваться Т-триггерами со входом разрешения; сигнал на выходе триггера примет противоположное значение в момент, задаваемый нарастающим фронтом сигнала на его входе Т, только в том случае, если сигнал разрешения EN имеет активный уровень. У обычного счетчика есть только счетный вход, а у этого есть вход разрешения(EN). CNTEN – главный тактовый сигнал. Т сразу подается на все линейки триггеров, Т сигнал клоковый или счетный. 2.1)Счетчик с последовательной логикой можно снабдить главным сигналом разрешения, тогда каждый из триггеров может переключиться только тогда, когда он будет иметь единичное значение и биты младших разрядов равны единице. Недостаток: поскольку сигналы разрешения должны проходить всю комбинационную логику и ,если период тактового сигнала слишком мал, то он не будет успевать дойти до старшего разряда и счетчик будет считать неверно. 2.2) Параллельный синхронный счетчик - схема двоичного счетчика с высоким быстродействием: сигнал разрешения на входе вырабатывается соответствующим вентилем "И" всего на одном уровне логики. С увеличением разряда увеличивается количество входов элемента "И". Спасибо деду за победу 25. Универсальный синхронный двоичный счетчик. Внутренняя структура ИМС 74x163. Четырехразрядный двоичный синхронный счетчик 74х163, снабжен входами сброса и загрузки (их активный уровень – низкий). RCO - будет 1, если все входы QA, QB, QC, QD равны 1, говорит о том, что счетчик переполнен. ENP- обеспечивает счетный режим, ENT-отвечает за счетный режим и формирование RCO. Сигнал CLK – это тактовый сигнал, нужен для того, чтобы переключать D-триггер. На выходе счетчика у нас стоят D-триггера, на их входе мультиплексоры, чтобы объединить сигналы очистки, загрузки, информационный и сигналы разрешения(ENP, ENT) в один. Сигнал очистки CLR имеет высший приоритет, т.к. он подключен к элементу 2И сигнала(поэтому, когда на CLR 0, элемент 2И на входе LD никогда не сработает, потому что у него низкий активный уровень), а также между LD и CLR существует обратная связь. Триггеры имеют коммутацию двоичного синхронного параллельного счетчика. С учетом того, что стоят еще элементы 2И, которые учитывают наличие разрешающих сигналов, и элемент 2ИЛИ учитывающих обязательного наличие нуля(активного уровня) на одном из входов. Сигнал Спасибо деду за победу RCO-сигнал переполнения не сможет образоваться, без управляющего сигнала ENT. 74х163 строение схемы включения счетчика в режим непрерывного счета и временная диаграмма Работает по переднему фронту. Если один из сигналов ENT или ENP имеет уровень логического нуля,то счетчик не реагирует на тактовые импульсы и хранит то состояние в которой он оказался. Счетный режим - когда не активны CLR и LD, а активны ENP и ENT. Спасибо деду за победу 26. Регистры. Структуры регистров. Регистры - устройства для хранения и преобразования многоразрядных 3С2 \\воичных чисел. Регистры бывают накопительные и сдвиговые. Назначение: 1.Использование в управляющих и запоминающих устройствах 2. В качестве генераторов и преобразователей кодов. 3. В качестве счетчиков и делителей частоты 4.В качестве узлов временной задержки Регистр сдвига – n-разрядный регистр, содержание которого можно сдвигать на 1 разряд в каждом такте. Регистр с последовательным входом и последовательным выходом - с каждым тактовым импульсом сигнал на вход триггера, сигнал последовательно сдвигается на разряд, первый импульс появляется на выходе спустя n- тактов. Используют для задержки сигнала на n тактов. Регистр с последовательным входом и параллельным выходом - сигналы доступны для других схем, можно воспользоваться для преобразования последовательного ввода в параллельный. Спасибо деду за победу Параллельный ввод, последовательный вывод - есть мультиплексор. В зависимости от значения сигнала на управляющем входе LOAD/SHIFT на каждом такте происходит либо загрузка новых данных с входов 1D- ND, либо сдвиг уже имеющегося содержимого регистра. В схеме этого устройства на D-входе каждого триггера стоит 2-входовой мультиплексор, позволяющий выбирать тот или иной сигнал. Можно осуществить преобразование параллельного кода в последовательный. Параллельный ввод, параллельный вывод - если регистр сдвига с параллельным вводом снабдить выводами для всех сохраняемых в нем битов, то получится регистр сдвига с параллельным вводом и параллельным выводом. Может выполнять функции за всех регистров приведѐнных ранее. Универсальный регистр: микросхема 74*194 Внутрянка: Спасибо деду за победу 27. Кольцевые счетчики - простые и самокорректирующиеся. Принципы самокоррекции. Кольцевые счетчики - это замкнутые "в кольцо" регистры сдвига, состояния триггеров в которых изменяются под воздействием входных сдвигающих импульсов. Простейший 4-разрядный кольцевой счетчик с 4 состояниями, в котором циркулирует только одна 1. Универсальный регистр сдвига 74х194 включен так, что в нем происходит сдвиг влево. Но если подан сигнал RESET, то в него загружается комбинация 0001. Если сигнала RESET нет, то на каждом такте происходит сдвиг содержимого влево. Последовательный вход LIN соединен с «крайним левым» входом, счетчик проходит через 4 различных состояний, Спасибо деду за победу прежде чем они начнут повторятся : 0010, 0100, 1000, 0001, 0010,… .В общем случае n-разрядный кольцевой счетчик проходит в цикле через n состояний. Такой счетчик не надежен. LIN показывает что поставить на младший бит (0 или 1, смотря что подано на LIN) и остальные биты сдвигаются. Самокорректирующийся 4-разрядный кольцевой счетчик с 4 состояниями, в котором циркулирует одна 1. С помощью вентиля НЕ-И единица возникает на входе LIN только в том случае, когда содержимое трех младших разрядов равно 0. Из всех неправильных состояний схема возвращается в нормальный цикл -> нет необходимости подачи сигнала RESET. Независимо от начального состояния, счетчик окажется в состоянии 0001 в пределах первых четырех тактов. Принудительный сброс требуется только тогда, когда счетчик начинал правильно работать синхронно с другими узлами в системе. В общем случае для n-разрядного самокорректирующегося кольцевого счетчика нужен (n -1) – входовый вентиль ИЛИ-НЕ, и такая схема входит в нормальное состояние не позднее , чем за n-1 тактов. Самокорректирующийся 4-разрядныйч кольцевой счетчик с 4 состояниями, в котором циркулирует один 0 В каждом состоянии, образующих нормальный цикл, имеет только один 0. Основное достоинство кольцевого счетчика состоит в том, что его состояния, выражаемые совокупностью сигналов на триггерах, являются словами кода «1 из n». ,то есть всегда только один из выходных сигналов триггера имеет активный уровень. В выходных сигналах нет паразитных импульсов. Спасибо деду за победу 28. Простые и самокорректирующиеся счетчики Джонсона. Счетчик Джонсона У n-разрядного регистра сдвига с инвертором в цепи обратной связи между последовательным выходом и последовательным входом имеется 2n состояний. Такая конструкция носит название скрученного кольцевого счетчика, счетчика Мебиуса или счетчика Джонсона. При наличии сигналов всех триггеров каждое состояние счетчика можно обнаружить с помощью 2-входового вентиля И или ИЛИ.(Другие названия: скрученный кольцевой счетчик и счетчик Мебиуса). На счетчике Джонсона на каждом разряде время нахождения логического 0 и 1 одинаковое => генерирует импульсы с 50% заполнением. Спасибо деду за победу Простой счетчик Джонсона ненадежен => логично построить самокорректирующийся счетчик. Счетчик Джонсона с помехоустойчивостью У n-разрядного счетчика Джонсона есть 2n-2n неправильных состояний, поэтому он также как и кольцевой счетчик ненадежен. Можно построить самокорректирующийся счетчик Джонсона. В этой схеме происходит происходит загрузка комбинации 0001 в качестве следующего состояния, если текущее состояние имеет вид 0хх0. По такому же принципу с помощью одного 2-х входового вентиля ИЛИ-НЕ можно осуществлять коррекцию в счетчике Джонсона с любым числом разярдов. Схема коррекции должна загружать комбинацию 00…01 в качестве следующего состояния всякий раз, когда текущим оказывается состояние вида 0х…х0. 29. Схемы памяти. Классификация запоминающих устройств. Любая последовательная схема обладает своего рода памятью, поскольку триггеры и защелки хранят один бит информации. Классификация запоминающих устройств: 1. Постоянные запоминающие устройства (ПЗУ,, ROM) является комбинационной схемой с n - входами и b - выходами. Входы называются адресными входами и обычно обозначаются A0, A1…An-1.Выходы называют выходами данных и обозначаются, как правило, D0, D1… Db-1. ПЗУ «хранит» таблицу истинности комбинационной логической схемы с n входами и b выходами. ПЗУ является энергонезависимой памятью, то есть её содержимое сохраняется в отсутствии напряжения питания . 2. Флеш-память Спасибо деду за победу 3.Оперативные запоминающие устройства или память с произвольным доступом Это означает, что каждый раз при чтении или записи можно выбрать любую ячейку памяти. Название «ОЗУ» обычно относится только к памяти с произвольным доступом, в которой возможны чтение и запись. Статическое ОЗУ. Слово, записанное однажды в какую-то ячейку, сохраняется в ней пока на микросхему подано напряжение питания, если только содержимое ячейки не изменяется в результате новой записи. Стандартные статические ОЗУ Синхронные статические ОЗУs Динамические ОЗУ. Данные, сохраняемые в каждой ячейке, необходимо периодически обновлять путем их чтения и последующей повторной записи; в противном случае они будут потеряны. Спасибо деду за победу 30. Постоянные запоминающие устройства (ПЗУ). Организация и внутренняя структура. Операция «Чтение». Постоянные запоминающие устройства (ПЗУ,, ROM) является комбинационной схемой с n - входами и b - выходами. Входы называются адресными входами и обычно обозначаются A0, A1…An-1.Выходы называют выходами данных и обозначаются, как правило, D0, D1… Db-1. ПЗУ «хранит» таблицу истинности комбинационной логической схемы с n входами и b выходами. ПЗУ является энергонезависимой памятью, то есть её содержимое сохраняется в отсутствии напряжения питания. Содержимое этой таблицы можно хранить в ПЗУ размером 23х4=(8х4). Внутренняя структура ПЗУ («диодная память»). Сигналами на адресных входах активизируется один из выходов дешифратора. Каждый выход дешифратора называется линией слова: сигналом на этой линии выбирается одна строка или одно слово таблицы, хранимой в ПЗУ. Из-за появления нужного активного уровня на линии слова, нужный уровень устанавливается на тех витках, которые через диод, соединенны с линией слова. Спасибо деду за победу Вместо диодов лучше использовать ПТ, т.к. они занимают меньше места и работают при меньшем токе. В общем случае, матрица памяти представляет собой двумерный массив в котором общие адресные входы разделены примерно пополам между дешифратором строк и мультиплексором столбцов. Схема памяти состоит из дешифратора и матрицы диодов. Каждый выход дешифратора - линия слова. Вертикальные линии через регистр - линии бита. В этом ПЗУ каждое пересечение линий слова и бита - один вид памяти. Если на пересечении диод - хранится единица. В противном случае 0. В каждом месте, где хранится 1, необходимо использование диода, а не пересечения. Флеш-память. У каждого транзистора есть два затвора. «Плавающий затвор» не подключен и окружен изоляционным материалом с очень малой проводимостью. В режиме записи на плавающий затвор подается высокое напряжение, которое создает пробой между плавающим и не плавающим затворами. Если снять напряжение изоляции – плавающий будет изолирован. Чтобы обнулить подают напряжение обратной полярности, создаётся пробой и с плавающего затвора электроны стекают. Все ПЗУ имеют стандартную временную диаграмму работы в режиме чтения. Спасибо деду за победу Временные параметры:2и ● ● ● ● ● tAA – время доступа на шине адреса . Этот параметр определяет задержку между моментом установления стабильных значений сигналов на адресных входах ПЗУ и моментом установления достоверных сигналов на выходах данных. tACS - время доступа по входу выбора кристалла. Этот параметр характеризует задержку между моментом подачи сигнала на вход CS и моментом установления достоверных сигналов на выходах данных. Эта величина больше времени доступа по шине адреса, если схеме требуется время на переход из режима ожидания в активный режим, когда сигнал на входе CS управляет только разрешением выхода, это время меньше. tOE - время разрешения выдачи данных (output enable time). Значение этого параметра много меньше, чем время доступа. Время разрешения выдачи данных равно задержке между моментом времени, когда сигналы на обоих входах ОЕ и СS становятся активными, и моментом, когда выходные каскады с тремя состояниями выходят из высокоомного состояния. В зависимости от того, насколько давно сигналы на адресных входах приняли установившееся значение, сигналы на выходах данных к этому времени могут быть верными или неверными. tOZ - время запрещения выдачи данных (output disable time). Эта величина равна задержке между моментом установления неактивных значений сигналов на входах ОЕ и СS и моментом перехода выходных каскадов с тремя состояниями в высокоомное состояние. tOH - время удержания данных на выходе (output hold time), время удержания данных на выходе равно интервалу, в течение которого сигналы на выходах данных сохраняют свои значения после изменения адреса или после принятия сигналами на входах ОЕ_L‚ и СS_L истинных значений. С точки зрения облегчения и ускорения проектирования, построение схем на основе ПЗУ имеет и другие важные достоинства: • Умеренно сложные схемы на основе ПЗУ обычно оказываются более быстродействующими, чем схемы, построенные на большом числе МИС, СИС и ПЛУ, выполненных по сравнимой технологии; часто схемы на ПЗУ работают быстрее, чем в случае использования ИС типа FPGA или заказных БИС. Спасибо деду за победу • Всегда нетрудно написать программу, формирующую содержимое ПЗУ, которая позволяет справиться с необычными или неопределенными ситуациями, тогда как при другой реализации потребуются дополнительные аппаратные средства. • Функция, реализуемая с помощью ПЗУ, легко модифицируется всего лишь путем изменения содержимого ПЗУ, обычно без изменения каких-либо внешних соединений. • Цены на ПЗУ и другие логические устройства с регулярной структурой неизменно падают, делая их применение более экономичным, а плотность компонентов в них постоянно увеличивается, в результате чего расширяется область задач, которые можно решить с помощью одной микросхемы. Однако схемы, построенные на основе ПЗУ, имеют также недостатки: • При реализации простых и умеренно сложных функций схемы на основе ПЗУ могут оказаться более дорогими, рассеивать большую мощность или быть менее быстродействующими, чем схемы, построенные с применением нескольких МИС, СИС, ПЛУ или небольшой ИС типа FPGA. • Применение ПЗУ в схемах с числом входов более 20 невозможно из-за ограниченных размеров имеющихся ПЗУ. Например, нельзя построить на основе ПЗУ 16-разрядный сумматор: для этого потребовалась бы память емкостью в миллиарды бит. 31. Постоянные запоминающие устройства (ПЗУ). Двумерное декодирование. Постоянные запоминающие устройства - комбинационная схема с n входами и b входами. Емкость 2n*b бит информации. Входы называются адресными входами и обычно обозначаются А0,А1…Аn-1. Выходы называют данных и обозначаются, как правило D0,D1…Dn-1. ПЗУ “хранит” таблицу истинности комбинационной логической схемы с n входами и b выходами. ПЗУ является энергонезависимой памятью, то есть ее содержимое сохраняется в отсутствии напряжения питания. Механизм хранения информации различен для разных типов ПЗУ. В большинстве наличие или отсутствие диода или транзистора воспринимается как 0 или 1 Флеш-память У каждого транзистора есть два затвора. «Плавающий затвор» не подключен и окружен изоляционным материалом с очень малой проводимостью. В режиме записи на плавающий затвор подается высокое напряжение, которое создает пробой между плавающим и не плавающим затворами. Если снять напряжение изоляции – плавающий будет изолирован. Заряд хранится на плавающем затворе порядка 20 лет. Спасибо деду за победу Чтобы обнулить (снять запись) подают напряжение обратной полярности, создаётся пробой и с плавающего затвора электроны стекают. Двумерное декодирование - компоновка ячеек ПЗУ в виде матрицы, по возможности приближающийся к квадратной. Двумерное декодирование, помимо уменьшения сложности, обладает и другим достоинством: оно позволяет создавать кристалл примерно квадратной формы, что важно при его изготовлении и размещении в корпусе. Микросхема, выполненная в виде матрицы 1Мх1 , была бы очень длинной, выглядела бы как пленки, и ее нельзя было бы изготовить по экономическим соображениям. В ПЗУ с несколькими выходами данных матрицы памяти, соответствующие каждому выходу, можно сделать более узкими для того, чтобы получить кристалл, близкий по форме к квадратному. Применение двумерного декодирования позволяет построить дешифратор 128 на 1 бит, используя дешифратор 3 в 8 и MUX 16х1 (сложность которого сравнима со сложностью дешифратора 4х16). ПЗУ 1 Мбит на 1 бит можно с помощью дешифратора 10 х 1024 и 1024-входового мультиплексора. Вместо диодов лучше использовать полевые транзисторы: занимают меньше площади, работают при низком токе и не греются. Типы изготовляемых серийно ПЗУ: (технология, примечание, цикл записи, цикл чтения) 1. Масочное ПЗУ а) n-МОП, КМОП - однакратная запись; малая потрябляемая мощность; 4 недели; 10-200нс б) Биполярная - однократная запись; большая потребляемая мощность; низкая плотность, 4 недели, <100 нс 2. PROM - биполярная, однократная запись: большая потребляемая мощность; нет расходов на изготовление маски, 10-50 мкс/байт, <100 нс 3. EPROM - n-МОП, КМОП, многократное использование; малая потребляемая мощность; нет расходов на изготовление маски; содержимое можно стереть УФ, 10=50 мкс/байт, 25-200 нс 4. EEPROM - n-МОП, ограничение числа записей: 10000-100000 записей в каждой ячейке; стирается электричеством; 10-50 мкс/байт, 50-200 нс. МБ еще + и -? Спасибо деду за победу 32. Статические оперативные запоминающие устройства (СОЗУ). Принципы организации. Ячейка памяти статического ОЗУ. Операции чтения и записи информации в ячейку памяти. Временные диаграммы операций «Чтение» и «Запись». Статические ОЗУ: слово записанное в ячейку, сохраняется пока на микросхему подано напряжение питания. В ОЗУ как и в ПЗУ имеются адресные входы, входы управления, выходы данных. Однако кроме них есть еще входы данных по отношению через WE (разрешение записи). Принято, чтобы был низкий активный уровень Входные данные на входе могут быть записаны в ячейки, только если WE имеет активный уровень. Ячейки памяти в статическом ОЗУ ведут себя как D-защелки(триггер, который сохраняет вход, когда подан Clk, если Clk=0, то на выходе прошлое состояние), а не как D-триггер, переключается по фронту. Это означает, что всякий раз, когда на входе WE подан активный уровень, защелка открыта, данные записаны и одновременно передаются на вход. Фактически записывается значение, которое на входе в момент закрытия защелки. Спасибо деду за победу У СОЗУ бывает только 2 режима доступа: - Режим чтения. На входы CS и OE поданы сигналы активного уровня, а на адресные входы поступают сигналы адреса. С выходов защелок выбранной ячейки памяти данные поступают на выходы данных DOUT. - Режим записи. На адресные входы подаются сигналы адреса, а на входы данных DIN - слово данных; Затем на входы CS и WE поступают сигналы активного уровня. Открываются защелки выбранной ячейки памяти и в них запоминается входное слово данных. Структура ЯП Элемент, хранящий информацию, является защелка. Буфер с 3-мя состояниями (кружок) говорит, что открыт когда на входе низкий уровень сигнала. Если SEC WR клоковый сигнал на триггере через D-вход заполняется информацией., Структура фрагмента памяти Чтобы работать нужен дешифратор строк, который делает активной соответствующую строку памяти. При выполнении операции чтения выходные данные так же, как и в ПЗУ являются комбинационной функцией. Изменение адреса памяти, когда происходит чтение не наносит вреда. Чтение отсчитывается от момента, когда последний сигнал на входе примет установившееся значение. При выполнении операции записи входные данные запоминаются в защелках. Это означает, что данные должны удовлетворять определенным требованиям по времени установления и времени удержания относительно заднего перепада в сигнале на входе разрешения защелки. Сигнал данных должен оставаться неизменным лишь в течении некоторого времени, предшествующего тому моменту, когда сигнал WR_L переходит на неактивный уровень. Во время операций записи сигналы на адресных входах не должны изменяться в течение определенного времени установления до перехода сигнала WR_L внутри схемы на активный уровень и в течение времени удержания после того, как сигнал перейдет на неактивный уровень. В противном случае данные могут оказаться «размазанными» по всему массиву ячеек из-за паразитных импульсов на линиях SEL_L которые могут возникнуть при изменении сигналов на адресных входах дешифратора. Сигнал WR_L переходит на активный уровень внутри схемы только в том случае, когда активные значения имеют сигналы CS_L и WE_L Поэтому цикл записи начинается с установления активного уровня сигналов CS_L. и WE_L и заканчивается, Спасибо деду за победу когда сигналы переходят на неактивный уровень. Время установления и время удержания адреса и данных определены относительно этих событий. Временные параметры операции чтения tАА : Время доступа по шине адреса. Этим параметром определяется время, спустя которое выходные данные принимают установившиеся значения после изменения адреса при условии, что сигналы OE и CS к этому времени уже имеют активный уровень или достаточно скоро должны стать такими. tACS: Время доступа по входу выбора кристалла. Этим параметром определяется время, спустя которое выходные данные принимают установившиеся значения после перехода сигнала CS на активный уровень при условии, что сигналы на адресных входах и сигнал OE уже имеют активный уровень или достаточно скоро должны стать такими. Часто значение этого параметра совпадает с временем tAA, но иногда его величина больше tAA при работе СОЗУ в режиме пониженного потребления мощности и меньше tAA, когда СОЗУ не находится в этом режиме. tOE: Время разрешения выхода. Этим параметром определяется время, через которое буферы с 3-мя состояниями на выходе выйдут из высокоомного состояния, после того как оба сигнала ОЕ и CS перейдут на активный уровень. Этот параметр обычно меньше, чем величина tASC, поэтому внутри ОЗУ вызов данных возможен раньше, чем сигнал ОЕ примет активное значение; во многих приложениях это свойство используется для достижения малых времен доступа, чтобы избежать “борьбы в шине”. tOZ: Время запрещения выхода. Этим параметром определяется время, необходимое для того, чтобы буферы с 3-мя состояниями на выходе перешли в высокоомное состояние, после того как сигналы OE_L или CS_L перейдут на неактивный уровень. tOH: Время удержания сигнала на выходе. Этот параметр показывает, как долго выходные данные сохраняют установившиеся значения после изменения адреса на входе. Спасибо деду за победу Временные параметры операции записи tAS: Время установления адреса до начала записи. Сигналы на всех адресных входах должны оставаться постоянными в течение указанного времени перед тем, как оба сигнала CS и WE примут активное значение. В противном случае данные могут быть искажены и нельзя сказать , в каких именно ячейках это может произойти. tAH: Время удержания адреса после окончания записи. Так же , как и в отношении параметра tAS, сигналы на всех адресных входах должны поддерживаться неизменными в течение времени tAH, после того как хотя бы один из сигнал ов CS или WE перейдет на неактивный уровень. tCSW: Время установления сигнала “Выбор кристалла” до окончания записи. Уровень сигнала CS должен оставаться активным в течение отрезка времени длительностью не менее tCSW перед окончанием цикла записи. tWP: Длительность импульса записи. Для надежного запоминания данных в выбранной ячейке сигнал WE должен иметь активный уровень в течении времени, равного, по крайней мере, tWP. tDS: Время установления данных до окончания записи. Сигналы на всех входах данных должны иметь постоянные значения в течение этого отрезка времени перед окончанием цикла записи. В противном случае данные могут отказаться незаполненными. tDH: Время удержания данных после окончания записи. Аналогично параметру tDS, сигналы на всех входах данных должны поддерживаться неизменными в течение этого интервала времени после окончания цикла записи. Чтобы сократить количество выводов, стандартных СОЗУ, применяют буферизацию. Спасибо деду за победу Синхронные СОЗУ По прежнему применяются защелки, но имеется тактирующий интерфейс для сигналов управления, адресных сигналов и сигналов данных. На пути адресных сигналов и сигналов управления находятся внутренние переключающиеся по фронту регистры AREG и CREG. В результате действие, задаваемое перед нарастающим фронтом тактового сигнала, выполняется внутри микросхемы на следующем такте. При записи в регистре INREG фиксируются входные данные. Если выходы микросхемы “конвейерные”, то то в ней имеется регистр OUTREG обеспечивающий сохранение данных, выводимых при чтении; в случае “сквозных” выходов регистр OUTREG отсутствует. 33. Динамические оперативные запоминающие устройства (ДОЗУ). Ячейка памяти динамического ОЗУ. Операции «Чтение», «Запись». Причины необходимости включения операции «Регенерация». Основной ячейкой памяти является D-защелка, в которой требуется 4 вентиля в дискретном исполнении и от 4х до 6 в заказном исполнении. Доступ к ячейке по линии слова, а запись - по линии бита. Линия слова при напряжении открывается. Если на линию бита подать высокое напряжение, то конденсатор зарядится, то напряжение линии бита в логической «1». А если подать «0», то конденсатор разрядится. Обращение к ячейки памяти образуется при подаче на линию слова напряжения высокого уровня. Спасибо деду за победу Чтобы запомнить «1», на линию бита подается напряжение высокого уровня, которое через открытый транзистор заряжает конденсатор. Для записи «0» на линию бита подается напряжение низкого уровня, конденсатор разряжается или остается в прежнем состоянии. В первых ДОЗУ регенерация происходила каждые 4 мкс. Регенерация последовательное чтение несколько ухудшенного содержимого каждой ячейки в D-защелки и запись из защелки в ячейку. Так как ячейки памяти в ДОЗУ - матрицы, за одну регенерацию восстанавливается строка. Длительность цикла регенерации около 100 нс. ДОЗУ доступна для чтения и записи 99% времени. Применяется мультиплексирование адресных входов. Все адресное пространство разделяется RAS и CAS (сигнал строба адреса столбца и сигнал строба адреса строки). Благодаря мультиплексированию сокращается количество выводов ИМС. Большие схемы ДОЗУ состоят из нескольких матриц. Поэтому их наличие в больших быстродействующих ДОЗУ позволяет встроенному контроллеру ДОЗУ выполнять несколько операций. Временные параметры ДОЗУ Регенерация Цикл выполняется только для обновления данных строки данных, фактически без чтения и записи данных. Цикл начинается, когда на мультиплексированных адресных входах есть адрес строки и когда начинается активный уровень. RAS в этот момент на спадающем фронте. Когда RAS переходит на неактивный уровень, значение из защелки переписывается в ячейки строки. Спасибо деду за победу Чтение Начинается аналогично циклу регенерации. В защелку считываются данные строки. Затем на мультиплексированные адресные входы подается адрес столбца, сигнал CAS переходит на активный уровень, адрес столбца записывается по спадающему фронту CAS. Адрес столбца используется для выбора бита из прочитанной строки и появляется на POUT. После сигнал CAS имеет активный уровень, при этом POUT трехвходовый открыт. Вход запирается после перехода на неактивный уровень Запись Цикл записи начинается подобно циклам регенерации и чтения. Однако, чтобы выполнить цикл записи необходимо, чтобы сигнал разрешения записи WE перешел на активный уровень прежде чем перешел сигнал CAS. Как только будет считан адрес строки, бит будет записан. Теперь содержимое строки переписывается в матрицу, при этом в ячейке будет новая информация. Другие режимы DRAM В типичных динамических ОЗУ возможны и другого типа, не показанные на рисунке: ● Цикл регенерации по стробу адреса столбца, предшествующий циклу регенерации по стробу адреса строки. В этом цикле осущ-ется регенерация без подачи адреса строки от внешнего счетчика. Вместо этого используется внутренний счетчик адреса строки, имеющийся в самом ДОЗУ. Если активный уровень сигнала CAS_L устанавливается раньше, чем активный уровень сигнала RAS_L, то в ДОЗУ регенерируется строка, определяемая содержимым внутреннего счетчика, и затем оно увеличивается на 1. Такая возможность упрощает разработку систем с динамической памятью: пропадает необходимость во внешнем счетчике регенерации и число мультиплексируемых источников, от которых поступают сигналы на адресные входы ДОЗУ, сокращается с 3-х до 2-х. ● Цикл “чтение -модификация-запись” начинается подобно обычному циклу чтения, при котором данные появляются на выходе DOUT, когда сигнал CAS_L переходит на активный уровень. Однако затем, для того чтобы в тоже самое место записать новые данные, может быть установлен активный уровень сигнала WE_L. ● Цикл постраничного чтения позволяет прочесть целую строку данных без повторения целого цикла RAS-CAS. Когда в защелке строки, для выполнения Спасибо деду за победу ● этого цикла просто требуется многократное повторение сигнала CAS_L в виде импульсов низкого уровня, в то время как сигнал RAS_L постоянно остается в активном уровне. На каждом спадающем фронте сигнала CAS_L формируется новый адрес столбца и на выходе DOUT появляется новый бит. Данный цикл обеспечивается намного более быстрый доступ к памяти при последовательном чтении из соседних ячеек, то есть из ячеек со следующими друг за другом адресами; такой доступ к памяти часто осущ. в микропроцессорных системах при выборке команд и при заполнении кэш-памяти. Цикл постраничной записи аналогичен циклу постраничного чтения: он позволяет записать несколько битов строки, по одному сигналу RAS_L при многократном повторении сигнала CAS_L. Синхронные динамические ОЗУ: сохранен принцип мультиплексной адресации данных динамического ОЗУ. Это значит, что адрес строки и столбца подается за 2 шага. Однако в синхронных динамических ОЗУ так же как и в обычных фиксируется на нарастающем фронте CLK частотой 1024 ГЦ. Помимо сказанного введем сигнал разрешения CLK Enable, если сигнал неактивный уровень, то все другие сигналы игнорируются. Значения данных принимаются при записи в момент прохождения фронта сигнала и при чтении также по фронту.
