ТК

ВВЕДЕНИЕ
В настоящее время повсеместно применяются цифровые системы передачи
информации, которые почти полностью вытеснили аналоговые системы. Это объясняется
большей надежностью, эффективностью и производительностью первых, в сравнении со
вторыми. Однако, цифровые системы также подвержены влиянию помех различной природы,
которые могут вызвать искажение передаваемого сигнала, что может, в свою очередь,
привести к самым различным последствиям – начиная от еле заметного для человеческого уха
«скачка» в голосе собеседника, и заканчивая неправильной интерпретацией кода управления
в сложных технологических системах. Для уменьшения влияния помех на передаваемый
цифровой сигнал широко используется помехоустойчивое кодирование, основанное на
введении искусственной избыточности в передаваемое сообщение, что приводит к
расширению используемой полосы частот и уменьшению информационной скорости
передачи.
Основная проблема теории кодирования – найти код с максимальной скоростью
передачи (эффективность) и большим кодовым расстоянием (для коррекции большего числа
ошибок).
В высокоскоростных
цифровых системах связи широкое применение получили
сверточные коды с алгоритмом порогового декодирования (ПД). ПД сверточных кодов
позволяет значительно упростить схемные реализации кодеков при коррекции как
независимых, так и пакетов ошибок. Наибольшей простотой реализации отличаются
самоортогональные сверточные коды (ССК).
Целью данного курсового проекта является разработка кодека самоортогонального
сверточного кода (ССК) с алгоритмом порогового декодирования (ПД) для дискретного
канала связи при синхронном способе передачи информации.
5
1 ОСНОВНЫЕ СВЕДЕНИЯ О СВЁРТОЧНЫХ КОДАХ
Сверточные коды (СК) имеют большой научный и практический интерес для
современных
систем
и
сетей
телекоммуникаций.
Это
определяется
многими
их
достоинствами, а именно: высокой скоростью обработки информации (десятки и сотни
Мбит/с), высокой корректирующей способностью как случайных, так пакетных ошибок,
реализацией эффективных кодеков и систем ветвевой синхронизации распределителей
информации, эффективного использования в каналах связи с фазовой неопределенностью и
др.
В общем виде кодирование информации СК может быть представлено следующим
образом:
T (i ) ( x ) 
k0
 I ( j) (x ) * g ( j) (x ) ,
j=1, 2, …, k0
(1.1)
j1
где I(x) – последовательность передаваемых информационных символов;
x – оператор задержки;
g(x) – порождающий или образующий полином (многочлен);
k0 – блок информационных символов, одновременно поступающих на вход
кодирующего устройства (k0≥1).
Способ формирования кодовых символов, выполняемых согласно (1.1), соответствует
форме записи свёртки двух функций, что и послужило названию данных кодов.
Свёрточный код – это рекуррентный код с периодической полубесконечной структурой
символов кодовой последовательности. Обобщённая структурная схема кодера СК имеет
следующий вид:
Рисунок 1.1 – Обобщённая структурная схема кодера
6
Входные информационные символы I(x) делятся на k0 символов, которые
одновременно с каждым тактом поступают на входы кодера СК, в котором согласно (1.1)
формируются n0 кодовых символов. Таким образом, кодовая последовательность T
(i )
(x)
представляет собой полубесконечную последовательность блоков n0.
К основным характеристикам СК относятся:
1) k0 - длина миниблока информационных символов или количество информационных подпотоков, на которое распределяется входной информационный поток
(I(x));
2) n0= k0+1 - длина миниблоков кодовых символов;
3) скорость передачи кода, которая характеризует избыточность, вводимую при
кодировании, для СК определяется в виде дроби:
R=k0/n0
(1.2)
4) J≥2 - количество ортогональных проверочных уравнений кода;
5) минимальное кодовое расстояние:
d0= J +1
(1.3)
6) кратность или количество исправляемых ошибок:
tисп ≤ J/2
(1.4)
7) tобн ≤ d0 -1= J - кратность обнаружения ошибок.
8) nA=(m+1)*n0 - длина кодового ограничения или длина кодовой последовательности, соответствующая кодированию информационных блоков из k0 символов в
течение (m+1) такта.
9) Эффективная длина кодового ограничения:
J2 J
nE 
 1
2 2
(1.5)
10) Вероятность первой ошибки декодирования определяется по формуле:
7
Pie 
nE

i  t исп 1
Сin * Pki * (1  Pk ) n E  i ,
E
(1.6)
где t – кратность исправляемых ошибок;
nE – эффективная длина кодового ограничения;
Рk – исходная вероятность ошибки на выходе модема или канала связи;
q = 1–Рk – вероятность безошибочного приема информации.
ССК – это коды, у которых декодируемый информационный символ входит
одновременно во все проверочные уравнения, а все остальные символы, участвующие в
декодировании в данный момент времени, входят не более, чем
в одно проверочное уравнение, т.е. СКК формирует, так называемую, систему
раздельных проверок.
Систематические СК задаются:
– с помощью порождающей матрицы, G(x);
– с помощью проверочной матрицы, H(x);
– с помощью разностных треугольников;
– с использованием совершенных разностных множеств.
Порождающая матрица систематического СК имеет следующий вид:
1

0
*
G   [I, G 0 ]  ...

0
...

g1k 0 1 ... g1n 0 

1 ... 0 g 2k 0 1 ... g 2n 0 
... ... ... ... ... ... 

0 ... 1 g kk 00 1 ... g kn 00 
... ... ... ... ... ... 
0 ... 0
или
8
0

0
*
G   [I, G 0 ]  ...

0
...

g1k 0 1 ... g1n 0 

0 ... 0 g 2k 0 1 ... g 2n 0 
... ... ... ... ... ...  .

0 ... 0 g kk 00 1 ... g kn 00 
... ... ... ... ... ... 
0 ... 0
Для ССК с алгоритмом порогового декодирования проверочная матрица H(x) задается
следующим образом:
 H1,k 1 H 2,k 1 ... H k ,k 1 
 

H1,k  2 H 2,k  2 ... H k ,k  2 

H 
 ...
...
...
... 
 

H 2,n
... H k ,n 
1, n
H

k столбцов
0
0
0
0
0
0
0
0
0
0
0
0
n0-k0
0
Из данной проверочной матрицы следует, что для систематического СК с R=k0/n0=(n0–
1)/n0, проверочная матрица H(x) содержит (n0–k0) строк и k0 столбцов проверочных
треугольников. Для ССК с R=k0/n0=1/n0, n0= 2;3;…, проверочная матрица H(x) содержит k0=1,
т.е. один столбец и (n0–1) строк проверочных треугольников.
Основную информацию о самоортогональных сверточных кодах несут коэффициенты
левого столбца и нижней строки проверочного треугольника.
Так как проверочный треугольник позволяет определить практически все параметры
ССК, то разработано много способов построения. Однако на практике наибольшее
применение получили два способа их построения, а именно с помощью нахождения
разностных треугольников и совершенных разностных множеств. Сущность их состоит в
следующем.
Разностный треугольник представляет собой совокупность целых, действительных и
неповторяющихся чисел, записанных в форме треугольника. Для ССК с R=k0/n0 количество
разностных треугольников равно числу k0. Для всех разностных треугольников общим числом
является «0», который не указывается в совокупности чисел, однако учитывается при выборе
степеней ненулевых членов порождающих полиномов. Очевидно, что число «0» определяет
нулевую степень первых ненулевых членов порождающих полиномов. Степени ненулевых
членов порождающих полиномов по заданным или построенным разностным треугольникам
можно найти путем выбора чисел левого крайнего столбца разностного треугольника,
9
считывая их сверху вниз и дополняя числом «0», или верхней строки разностного
треугольника в такой последовательности: первое число – показатель степени второго
ненулевого члена порождающего полинома; суммирование первого и второго чисел первой
строки разностного треугольника определяет показатель степени третьего ненулевого члена
порождающего полинома и т.д.
Разностный треугольник
ССК может быть построен, если задан проверочный
треугольник, и наоборот. Например, используя проверочный треугольник (1.7) можно
построить разностный треугольник, следующим образом:
n в1  2 
1
0

n в 2  3  1

H T7 
 0
0

n в 5  4  1
n в 6  5  1
.. .. .. .. .. .. : .. .. .. 1 .. .. .. .. .. ..
1 .. .. .. .. .. : .. .. .. .. 1 .. .. .. .. ..

0 1 .. .. .. .. : .. .. .. .. .. 1 .. .. .. ..

1 0 1 .. .. .. : .. .. .. .. .. .. 1 .. .. ..
0 1 0 1 .. .. : .. .. .. .. .. .. .. 1 .. ..

0 0 1 0 1 .. : .. .. .. .. .. .. .. .. 1 ..
1 0 0 1 0 1 : .. .. .. .. .. .. .. .. .. 1
(1.7)
Числа крайнего левого столбца разностного треугольника определяются как результат
операции вычитания порядковых номеров строк проверочного треугольника, которые
начинаются с "1". Для первого столбца получаем следующие числа: 3-1=2 (3 - номер позиции
третьей строки; 1 - номер позиции первой строки); 6-1=5 и 7-1=6. Для получения чисел
второго столбца за вычитаемое берем номер позиции третьей строки: 6-3=3 и 7-3=4. Для
получения чисел третьего столбца за вычитаемое берем номер позиции шестой строки: 7-6=1.
В итоге получаем следующий разностный треугольник:
231
54
6
При выборе чисел для построения разностных треугольников необходимо выбирать
числа с наименьшим их значением по номиналу, т.к. максимальное значение числа в
построенных разностных треугольниках определяет максимальную степень m порождающих
полиномов ССК.
10
Числа, входящие в разностные треугольники, должны быть целыми, действительными
и неповторяющимися. Для получения совокупности таких чисел известно достаточно много
способов их нахождений, но наиболее эффективным является способ, основанный на теории
совершенных разностных множеств.
Совершенное разностное множество – это совокупность целых, действительных и
неповторяющихся чисел 1, 2,... , причем 1<2< и разности этих чисел i - j, j<i,
полученных по некоторому mod , (2) также образуют совокупность целых, действительных
и неповторяющихся чисел.
Совершенное разностное множество порядка β представляет собой β+1 целых чисел (α1,
α2, … α β+1) , для которых каждая из β2+β разностей типа (αi - αj) (i≠j) сравнима по модулю β2+β+1 с
одним из чисел от 1 до β2+β.
Рассмотрим построение ССК с алгоритмом ПД с использованием совершенных
разностных множеств:
Пусть порядок совершенного разностного множества β=3.
Тогда получаем совокупность из β+1=4 целых чисел: β+1=(0,30,31,32)
Эта совокупность образует β2+β=32+3=12 разностей по модулю β2+β+1=32+3+1=13,
которые равны следующим числам:
1-01
0-94
3-97
0-310
3-12
1-95
9-18
1-311
3-03
9-36
9-09
0-112
Полученную совокупность разностных чисел можно разбить на
следующие
подмножества:
i
1
2
6
4
3
8
10 5
9 12 11 7


j
При построении СК необходимо выбирать совокупности чисел с наименьшим
значением, т.к. это определяет m, а, соответственно, и n A .
Каждый из столбцов данного множества можно использовать для построения
разностного треугольника. Следовательно, можно построить k0=4 разностных треугольника, и
11
четыре ССК с R= k0/n0=1/2;2/3;3/4;4/5 с J=4 и R= k0/n0=1/2;2/3;3/4 с J=5, разбив данное множество
на три подмножества. Отметим, что используя теорию совершенных разностных множеств, были
рассчитаны и табулированы показатели степеней ненулевых членов порождающих
полиномов ССК с R=1/1000…99/1000 для J= 2…16.
Для пояснения принципа формирования свёрточного кода рассмотрим кодирование
информации на примере систематического ССК с R=1/2 и корректирующего двойные ошибки.
Для ССК, как и для блочных циклических кодов, структура кодера полностью определяется
порождающим полиномом g(x) и реализуется с помощью линейных автоматов без обратной
связи с вынесенными или встроенными сумматорами по модулю два. Для ССК,
корректирующего двойные ошибки, достаточно использовать один порождающий полином
вида g(x)=1+x2+x5+x6, у которого имеется j=2*t ортогональных проверок и соответственно
столько же ненулевых членов. Данный ССК исправляет двукратные ошибки на длине
кодового ограничения равного nA=(m+1)*n0=(6+1)*2=14 символам. Отметим, что для
высокоскоростных ССК (R2/3) в кодере целесообразно использовать линейные автоматы со
встроенными сумматорами по модулю два; в теории СК его называют кодером Месси.
На рисунках 1.2 и 1.3 приведены кодеры со встроенными и вынесенными сумматорами
по модулю два для данного кода соответственно.
Для дальнейшего анализа алгоритмов кодирования и декодирования ССК используем
обобщенную структурную схему кодера ССК, представленную на рисунке 1.4.
Рисунок 1.2 - Кодер ССК со встроенными сумматорами по модулю два
Рисунок 1.3 – Кодер ССК с вынесенными сумматорами по модулю два
12
Рисунок 1.4 – Обобщенная структурная схема кодера ССК
В связи с тем, что кодер ССК формирует два синхронных потока (n0=2) кодовых
символов, то для получения единого потока можно использовать синхронный мультиплексор
(MX). Управление работой блока кодера и мультиплексора осуществляется блоком фазовой
автоподстройки частоты (ФАПЧ).
Кодирование информации ССК осуществляется следующим образом. Входная
информационная последовательность I(x) одновременно поступает на вход мультиплексора и
блока кодирования, на выходе которого формируются
проверочные символы Р(x), которые поступают на второй информационный
вход мультиплексора.
Выходная кодовая последовательность
T (i) ( x )  t (0i) * x 0  t1(i) * x1  t (2i) * x 2  ... ,
где i=j+1,
j=1, 2, …, k0,
и входная информационная последовательность
I ( j) ( x )  i (0j) * x 0  i1( j) * x1  i (2j) * x 2  ...
13
Для кодера, представленного на рисунке 1.4, каждый входной информационный
символ оказывает влияние на формирование кодовой последовательности в течение
(m+1)=(6+1)=7 тактов и, следовательно, с выхода кодера будет считано nA=(m+1)*n0=7*2=14
кодовых символа. Откуда видно, что данный процесс кодирования СК осуществляется с
памятью в отличие от циклических кодов.
С выхода кодера ССК символы кодовой последовательности T(x) поступают на вход
модулятора, где преобразуются в аналоговый сигнал и далее передаются по каналу связи.
Данный способ кодирования получил название прямого (непосредственного) способа
кодирования информации. Этот способ требует небольших затрат на кодирование
информации, что связано с использованием минимального объема оборудования.
При независимом кодировании нечетных и четных информационных символов СК
информация от источника поступает на вход коммутатора распределения информации, где
распределяется на два потока: I1(x) – поток нечетных информационных символов, I2(x) – поток
четных информационных символов. Двоичные символы данных потоков кодируются
независимо друг от друга СК и поступают на соответствующие входы модулятора и далее
передаются в канал связи. К достоинствам данного способа кодирования следует отнести:
возможность выбора СК с меньшей избыточностью и, следовательно, с меньшей сложностью
реализации кодека. Недостатком является двукратное увеличение объема оборудования и
сложность
реализации устройств ветвевой синхронизации распределителей информации
кодеков.
При пороговом декодировании свёрточных кодов вычисляются синдромы (признаки
места ошибочных символов), затем эти синдромы или последовательности, полученные
посредством линейного преобразования синдромов, подаются на вход порогового элемента.
Число пороговых элементов (ПЭ) равно k0, т.е. количеству одновременно декодируемых
информационных символов. Число входов каждого ПЭ равно числу ортогональных проверок
J. Минимальное число входных символов ПЭ, отличных от нуля и необходимых для принятия
решения ПЭ о значении декодируемого символа, называется порогом. Величина порога (П)
равна 2, если J=2 и J=2; если, J4, то П= J/2+1.
Пороговое декодирование ССК осуществляется на основе алгоритма
формирования системы J (J2) проверочных уравнений (проверок), а именно: система
проверок формируется таким образом, что декодируемый информационный символ входит во
все проверки, а все остальные символы входят только в одну проверку (проверочное
уравнение). Для этого следует использовать транспонированную проверочную матрицу HT(x),
имеющую вид:
14

H Tm 1  H m : I m

 g0
g
 1
 ...

g m
...
1
... ... 1 
,
... ... ...

... g 0 1 
... ...
g0
...
g m 1

где H m – проверочный треугольник;
Im – единичная матрица.
Например, для ССК, задаваемого полиномом g(x)=1+x2+x5+x6, НT
выглядит
следующим образом:
n в1  2 
1
0

n в 2  3  1

T
H7 
 0
0

n в 5  4  1
n в 6  5  1
.. .. .. .. .. .. : .. .. .. 1
1 .. .. .. .. .. : .. .. .. .. 1
0 1 .. .. .. .. : .. .. .. .. .. 1
1 0 1 .. .. .. : .. .. .. .. .. .. 1
0 1 0 1 .. .. : .. .. .. .. .. .. ..
0 0 1 0 1 .. : .. .. .. .. .. .. ..
1 0 0 1 0 1 : .. .. .. .. .. .. ..







1

.. 1 
.. .. 1
T
Условие раздельных проверок выполняется тогда, когда J строк матрицы H m 1 будут
содержать ненулевые символы только в одном столбце данной матрицы. Тогда в качестве
системы J ортогональных проверок можно взять символы синдрома, соответствующие тем
позициям двоичных символов, у которых последняя строка матрицы содержит ненулевые
T
двоичные символы (это указано стрелками матрицы H 7 ). Тогда система J ортогональных
проверок имеет вид:
S0  E i0  E 0P
S2  E i0  E i2  E P2
S5 
E i0

E i3

E i5

E 5P
(1.8)
S6  E i0  E1i  E i4  E i6  E 6P
15
Поскольку столбцы матрицы НT7, соответствующие ненулевым двоичным символам
последней строки, не имеют ни одной общей строки (кроме послед-ней строки), в которой
имели бы общий ненулевой символ, то эти столбцы и система проверок (1.8) ортогональны
относительно декодируемого информаци-онного символа. Следовательно, ненулевые
двоичные символы последней стро-ки матрицы НT7 соответствуют символам, участвующим в
вычислении синдро-ма, и поэтому в качестве системы J проверок (1.8) можно использовать
символы синдрома, а не линейные комбинации проверок. Это упрощает реализацию
алгоритма порогового декодирования ССК.
Количество ортогональных проверок J равно числу строк или столбцов,
которые начинаются с ненулевых двоичных символов, а размерность проверок
определяется количеством ненулевых символов, входящих в строку.
Декодер ССК должен реализовывать следующие операции:
– распределять символы принятой кодовой последовательности Т’(х) на n0 потоков,
что реализуется демультиплексором (ДМ);
–
формировать
последовательность
проверочных
символов
из
принятых
'
информационных символов I пр ( x ) (устройство, аналогичное кодеру);
– формировать последовательность синдромных символов S(x)=Р`пр(х)Рсф(х);
– производить анализ N=m+1 символов синдрома или проверку J*k0 ортогональных
проверочных уравнений на четность;
– осуществлять коррекцию информационных и синдромных символов.
При пороговом декодировании с использованием обратной связи одно-временно с
декодированием информационных символов происходит коррекция синдромных символов,
использованных при формировании сигнала коррекции. Это выполняется с целью устранения
влияния ненулевых символов S(x) на пра-вильное принятие решения при декодировании
последующих информационных символов.
Корректор ошибок декодера ССК с алгоритмом ПД представляет собой совокупность
k0 последовательных регистров сдвига, каждый из которых содер-жит по «m» ячеек памяти
(для согласования по задержке символов коррекции и декодируемых информационных
символов) с сумматором по модулю два на выходе.
Функциональная схема порогового декодера ССК с R=1/2,g(x)=1+x2+x5+x6 и J=4 имеет
вид на рисунке 1.5:
16
Рисунок 1.5 – Пороговый декодер ССК с R=1/2, J=4, g(x)=1+x2+x5+x6
17
2 РАСЧЁТ ПАРАМЕТРОВ СВЁРТОЧНОГО КОДА
В данном курсовом проекте используются следующие данные:
– тип помехоустойчивого кода – ССК;
– алгоритм декодирования – пороговый;
– тип канала связи – ДСК – двоичный симметричный канал без памяти;
– скорость передачи данных– R=4/5;
– отношение сигнал/шум - Pc/Pш=24 дБ;
– вероятность допустимой ошибки декодирования - Pош.дек.=10-7;
– скорость передачи входного информационного потока I(x)=17,2 Мбит/с;
– тип модуляции – АФМ-8;
– способ обработки модулированных сигналов – когерентный;
– ненулевые коэффициенты порождающих полиномов СК:
(0,1,7) (0,3,6) (0,2,5) (0,4,9).
По условию количество цифр в верхней строке разностного треугольника равно двум,
однако учитывается 0 при выборе степеней ненулевых членов порождающих полиномов.
Получим количество ненулевых членов порождающих полиномов равное трём. Значит,
количество проверочных уравнений будет тоже равно трём (J=3).
Скорость передачи данных равна:
k
4
R= n 0 = 5
0.
(2.1)
где n0 – количество кодовых символов;
k0 – количество порождающих полиномов.
ССК с такой скоростью передачи существует, то есть табулирован.
Численное значение к0 определяет количество порождающих полиномов, необходимых
для разработки функциональных и принципиальных электрических схем кодека. Для выбора
табулированных порождающих полиномов необходимо определить корректирующую
способность ССК. Выбор корректирующей способности ССК должен производиться с учетом
как выбранной и обоснованной модели канала связи, так и с учетом увеличения в n0/к0 paз
входной скорости передачи информации. Увеличение входной скорости передачи
информации требует применения более широкополосных каналов связи.
18
Зная скорость передачи входного информационного потока, значения n0 и k0,
определим выходную скорость передачи информации по следующей формуле
Iвых =
Iвх ∙n0
k0
=
17,28∙5
4
= 21,5 Мбит/с
(2.2)
где Iвх –скорость передачи входного информационного потока,
Мбит/с;
n0 – количество кодовых символов;
k0 – количество порождающих полиномов.
Увеличение Рк при увеличении входной скорости передачи информации за счет
применения самоортогональногосверточного кода можно учесть уменьшением заданного
отношения Рс/Рш на (12…1)% соответственно для ССК R = 1/2…15/16.
Рисунок 2.1 – Определение процента уменьшения отношения
сигнал – шум
Для определения вероятности ошибочного приема двоичного символа (Pк) по кривой
потенциальной помехоустойчивости заданного типа модуляции допустимое отношение Рс/Рш,
в нашем случае равное 24 дБ, необходимо уменьшить на 4,5 % или на 1,08 дБ.
Таким образом для определения Рк принимаем расчетное отношение Р’с/Р’ш равным
22,92 дБ.
19
В данном курсовом проекте тип модуляции АФМ-8 с корреляционным способом
обработки сигналов. По кривой потенциальной помехоустойчивости АФМ-8, представленной
на рисунке (2.2), находим, что Рк=6∙10-5дБ.
Рисунок 2.2 – Вероятность ошибочного приема двоичного символа на
выходе ДСК при корреляционном способе обработки информации при АФМ-8
Количество проверочных уравнений ССК J=3. Проверим, будет ли при данном
значении J вероятность первой ошибки декодирования P1e меньше или равно Рош.доп.
Рассчитаем минимальное кодовое расстояние кода по формуле
d0=J+1=3+1=4
(2.3)
где J–количество проверочных уравнений.
Затем определим кратность исправляемых ошибок по формуле
tиспр.=J/2=3/2=1
(2.4)
где J–количество проверочных уравнений.
20
Длина кодового ограничения находится по формуле
J2
J
9
3
nE = 2 + 2 +1= 2 + 2 +1=7
(2.5)
где J–количество проверочных уравнений.
Приближенная оценка вероятности первой ошибки порогового декодера ССК
определяется по формуле(2.6):
7
P1 E   C 7 
i
i 2
i
p q
7 i
k
....  C 7  ( 6 10 5
6
6
 C 7  ( 6 10 5
2
5
1
2
5
5
 ( 6 10 5
7
)  ( 1  6 10 ) 
)  ( 1  6 10 )  .......
)  ( 1  6 10 )  C
7
7
5
0
(2.6)
 7,6 10 8
где
p
i
k
– вероятность ошибочного приема двоичного символа на выходе ДСК.
По условию Pош.доп=10-7. Таким образом,P1E≤Pош.доп..
По таблице из методического пособия по курсовому проектированию находим степени
k0=4 порождающих полиномов:(0,1,7), (0,3,6), (0,2,5),(0,4,9) или
g1(x)=1+x1+x7,
g2(x)=1+x3+x6,
g3(x)=1+x2+x5,
g4(x)=1+x4+x9.
Максимальная степень разностного полинома : m=9.
Определим входную длину кодового ограничения по формуле
nA = (m+1)∙n0 = (9 + 1) ∙ 4 = 50 дв.симв.
(2.7)
где m – максимальная степень разностного полинома.
Рассчитаем энергетический выигрыш кодирования (ЭВК). Величина, показывающая во
сколько раз (на сколько децибел) уменьшается требуемое кодирование, называется
энергетическим выигрышем кодирования.
Он определяется как разница отношений сигнал/шум при наличии и отсутствии
кодирования по формуле
21
Р
Р′
ЭВК= Р с – Р′с =24-22,92=1,08
ш
ш
(2.8)
Р
где Р с – допустимое отношение мощности сигнала к мощности шума;
ш
Р′с
Р′ш
– расчетное отношение мощности сигнала к мощности шума.
Найдем коэффициент повышения достоверности передачи информации по формуле
КД =P
Pk
ош.дек.
=
6·10-5
7,6∙10-8
=0,79·103
(2.9)
где Pk – вероятность ошибочного приема двоичного символа на выходе ДСК; Pош.дек. –
вероятность ошибочного декодирования кодовой последовательности.
22
3 РАЗРАБОТКА
СТРУКТУРНОЙ
СХЕМЫ
КОДЕКА
СВЁРТОЧНОГО КОДА
К основным функциям кодера ССК относятся следующие:
1) разделение символов входного информационного потока I(x) на k0 = 4
информационных подпотока I1(x), I2(x), I3(x), I4(x);
2) формирование проверочных символов Pпер(x) из входных информационных
символов;
3) объединение символов k0 = 4 информационных подпотоков и n0–k0=1 подпотоков
k0
проверочных символов в поток кодовых символов T (i ) ( x)   I ( j ) ( x) * q ( j ) ( x) .
j 1
Для рассчитанного ССК с R = k0/n0 = 4/5 основными функциональными узлами
являются:
1) КРИ
–
1/k0
(КРИ–1/4)
–
коммутатор
разделения
символов
входного
информационного потока I(x) на k0 = 4 информационных подпотока;
2) ФПСк – формирователь проверочных символов кодера.
3) КОИ – n0/1 (КОИ–5/1) – коммутатор объединения k0=4 информационных символов
и одного проверочного подпотока в единый кодовый поток.
Структурная электрическая схема кодера ССК представлена на рисунке:
Рисунок 3.1 – Структурная схема кодера ССК
Кодер ССК работает следующим образом. Символы входного информационного
потока I(x) разделяются в КРИ–1/4 на четыре подпотока -
I1(x), I2(x), I3(x), I4(x).
23
Информационные
символы
данных
подпотоков
поступают
одновременно
на
соответствующие входы КОИ–5/1 и ФПСк. В ФПСк из символов информационных подпотоков
k0
формируются проверочные символы Pпер(x) по алгоритму T (i ) ( x)   I ( j ) ( x) * q ( j ) ( x) .
j 1
Сформированные проверочные символы поступают на соответствующий вход КОИ–
5/1, который объединяет символы информационных подпотоков I1(x), I2(x), I3(x), I4(x) и
символы проверочного подпотока в единый поток кодовых символов T(x).
К основным функциям декодера относятся следующие:
1) разделение символов входного потока T’(x) на n0=5 подпотоков I1’(x), I2’(x), I3’(x),
I4’(x), Pпер’(x);
2) формирование
последовательности
проверочных
символов
из
принятых
информационных (устройство аналогично ФПСк);
3) формирование последовательности синдромных символов
S(x) = Pпер’(x)  Pсф(x);
4) анализ N=m+1=9+1=10 символов синдрома;
5) коррекция информационных символов.
Для рассчитанного ССК с R = k0/n0 = 4/5 основными функциональными узлами
порогового декодера являются:
1) КРИ–1/5 – коммутатор разделения символов принятого потока T’(x) на n0 = 4
подпотока I1’(x), I2’(x), I3’(x), I3’(x), Pпер’(x);
2) ФПСд – формирователь проверочных символов декодера (аналогичен ФПСк);
3) ФСП – формирователь синдромной последовательности;
4) АСП – анализатор синдромной последовательности;
5) корректор
ошибок,
осуществляющий
коррекцию
неверно
принятых
информационных символов;
6) КОИ–4/1 – коммутатор объединения k0 = 4 информационных символов в
информационный поток I(x).
Структурная электрическая схема декодера ССК представлена на рисунке 3.2:
24
I`1(x)
I`2(x)
T`(x)
КРИ – 1/5 I`3(x)
I`4(x)
КО
I1(x)
I2(x)
I3(x)
I4(x)
КОИ-4/1
I(x)
ê 1i ê i2 ê i3 ê i4
ФПСд
ФСП
P`пер(x)
АСП
S(x)
Рисунок 3.2 – Структурная схема порогового декодера ССК
Последовательность символов канала T’(x)
T’(x) = I’(x) + Pпер’(x),
где I’(x) – принятые информационные символы;
Pпер’(x) – принятые проверочные символы;
поступает на КРИ – 1/5, где осуществляется разделение её на информационные
подпотоки: I1’(x), I2’(x), I3’(x), I4’(x). Одновременно происходит выделение из принятой
кодовой последовательности проверочных символов P’пер(x), которые вместе с проверочными
символами декодера поступают на формирователь синдромной последовательности (ФСП).
На выходе ФСП имеем последовательность синдромов S’(x) = P’пер(x)  Pсф(x), по которой
получаем проверочные уравнения ({S0,S1,S7}, {S0,S3,S6}, {S0,S2,S5}, {S0,S4,S9}).
Пороговое декодирование ССК будем выполнять с использованием обратной связи в
АСП. Ошибки, исправляемые в очередном блоке, могут влиять на символы синдромов,
соответствующих последующим блокам, поскольку свёрточные коды непрерывны. И для того,
чтобы декодер смог полностью реализовать свои корректирующие возможности, следует
исключить влияние этих ошибок. Для этого вводится обратная связь. В этом случае
одновременно с коррекцией информационных символов будет производиться коррекция
синдромных символов, записанных в регистр АСП и принимавших участие в определении
достоверности декодируемых информационных символов.
Покажем на примере для полинома g1(D)=1+x1+x7 составление проверочного
треугольника, по которому определим ортогональные проверочные уравнения. А для
полиномов g2(D), g3(D), g4(D) запишем получившиеся проверочные уравнения.
25
1
1
0
Δ
H7 = 0
0
0
0
[1
1
1
0
0
0
0
0
1
1
0
0
0
0
1
1
0
0
0
1
1
0
0
1
1
0
1
1
1
1
1
1
1
1
1
1
1]
Система ортогональных проверок имеет вид:
- Для g1(x)=1+x1+x7
S0=ei0+eP0,
S1= ei0+ ei1+еP1,
S7= ei0+ ei6+ ei7+еP7.
- Для g2(x)=1+x3+x6
S0=ei0+eP0,
S1= ei0+ ei3+еP3,
S7= ei0+ ei3+ ei6+еP6.
- Для g3(x)=1+x2+x5
S0=ei0+eP0,
S1= ei0+ ei2+еP2,
S7= ei0+ ei3+ ei5+еP5.
- Для g4(x)=1+x4+x9
S0=ei0+eP0,
S1= ei0+ ei4+еP4,
S7= ei0+ ei5+ ei9+еP9.
26
В отсутствие в канале ошибок последовательности на входах формирователя синдрома
всегда совпадают, и синдромная последовательность состоит из одних нулей. Различным
наборам
ошибок
соответствуют
определённые
конфигурации
синдромных
последовательностей, в которых на определённых позициях появляются единичные символы.
Анализатор синдромной последовательности (АСП) выдаёт оценку ошибки i-ого
информационного символа ei, i=1,2,3,4.
Скорректированные в блоке коррекции (корректор ошибок) четыре параллельных
информационных подпотока поступают на входы коммутатора объединения информации в
единый поток I(x).
27
4
РАЗРАБОТКА
ФУНКЦИОНАЛЬНОЙ
СХЕМЫ
КОДЕКА
СВЕРТОЧНОГО КОДА
Для построения функциональной электрической схемы кодека рассмотрим каждый
блок устройства в отдельности.
1) Функциональная электрическая схема ФПСк (ФПСд) для кодера (декодера)
соответственно выполняется в виде схем умножения полиномов g1(x), g2(x), g3(x), g4(x) и
реализуется встроенным сумматором по модулю два и сдвиговым регистром RG. Такой
принцип построения ФПСк целесообразнее использовать в нашем случае, т.к. k0>2
(высокоскоростные ССК).
Так как максимальная степень порождающего полинома m=9, то RG будет содержать
9 ячеек памяти и γ = (J-1)* k0=(3-1)*4=8 сумматоров по модулю два.
Нумерация ячеек ведётся справа налево. Места включения сумматоров по модулю два
определяются ненулевыми членами порождающих полиномов; выходной сумматор по
модулю два является многовходовым (k0 +1=n0=5 входов).
Функциональная электрическая схема ФПСк (ФПСд) представлена ниже на рисунке
4.1.
Рисунок 4.1 ‒ Функциональная электрическая схема ФПСк (ФПСд)
2) Важнейшим функциональным блоком декодера ССК с алгоритмом ПД является АСП
(рисунок 4.2), который представляет собой последовательный регистр, содержащий m=9
ячейки памяти, с нумерацией ячеек памяти справа налево, и некоторую совокупность
встроенных сумматоров по модулю два. В состав АСП входят k0=4 ПЭ, имеющие по J=3 входа.
28
Рисунок 4.2 ‒ Функциональная электрическая схема АСП
Места включения сумматоров по модулю два в регистре и подключение входов ПЭ
определяются ненулевыми членами порождающих полиномов g1(x), g2(x), g3(x), g4(x).
3) Критерием выбора принципа построения ПЭ является обеспечение минимума
сложности реализации. Т.к. у нас J≤10, то ПЭ целесообразно выполнять в виде
комбинационного автомата. Для определения порога будем пользоваться следующей
формулой: П ≥ J‒1 (т.к. J = 3).
Пороговый элемент конструктивно будет представлять собой мажоритарный элемент,
для разработки схемы которого воспользуемся следующей таблицей истинности.
Таблица 1 – Таблица истинности порогового элемента
x1j
x2j
x3j
yj
1
1
0
1
1
0
1
1
0
1
1
1
1
1
1
1
29
Запишем мажоритарную функцию по ТИ и минимизируем её:
M  x1 j x2 j x3 j  x1 j x2 j x3 j  x1 j x2 j x3 j  x1 j x2 j x3 j  x1 j x2 j  x1 j x3 j  x2 j x3 j
По полученной функции построим ПЭ:
x1j x2j x3j
&
1
yj
&
&
Рисунок 4.3 – Функциональная электрическая схема ПЭ
4) КО (рисунок 4.4) декодера выполняется в виде k0=4 регистра сдвига, который
содержит m=9 ячеек памяти (для согласования по
задержке
символов коррекции
и
декодируемых информационных символов). На выходе регистра включается сумматор по
модулю 2, на второй вход которого поступает сигнал коррекции с выхода порогового элемента
(ПЭ) анализатора синдромной последовательности (АСП) декодер. Информационные
символы с выхода сумматора поступают на вход КОИ–4/1 декодера.
Рисунок 4.4 – Функциональная электрическая схема КО
30
5) Построение КРИ–1/4 (КРИ–1/5) выполним при помощи двух RG (последовательного
RG1 и параллельного RG2) и блока формирования тактовых частот RG1 и RG2. Регистры
представляют собой совокупность k0 D-триггеров, т.е. нам необходимо 4 D-триггера для
кодераи 5D-триггеров для декодера . D-триггер – это устройство, у которого сигнал на выходе
Qi 1  Di , т.е. на выходе сигнал равен сдвинутому на один такт входному сигналу.
Последовательный и параллельный RG для кодера содержат по 4 ячейки
памяти. Функциональная электрическая схема КРИ–1/4 представлена на рисунке 4.5.
D0
RG1
T Q0
C0
D1
T Q1
C1
D2
I(x)
1
T Q2
C2
D3
T Q3
D0
6
C0
D1
5
C1
D2
4
C2
D3
3
C3
fт
2
RG2
T Q0
11
T Q1
C
21
R1
22
R1
23
I2(x)
12
T Q2
I3(x)
к КОИ – 5/1
и ФПК
13
T Q3
I4(x)
14
C3
CT 20
I1(x)
0
7
8
9
A0 DC 12
A1
A2
A3
3
4
5
6
7
8
9
10
11
12
13
14
15
10
Рисунок 4.5 – Функциональная электрическая схема КРИ–1/4
31
Для описания принципа работы КРИ будем использовать временные диаграммы,
построенные для контрольных точек, отмеченных на рисунке 4.6 цифрами в кружочках
(рисунок 4.5).
Отметим, что при построении временных диаграмм, необходимо учесть то, что счётчик
работает по отрицательному фронту (по спаду), а данные считываются по переднему фронту
тактовой последовательности.
Для декодера функциональная электрическая схема КРИ–1/5 будет строиться по
такому же принципу, только последовательный и параллельный RG будут содержат 5 ячеек
памяти, и сброс будет осуществляться по спаду каждого 5-ого такта, т.к. на выходе RG1 у нас
5 подпотоков.
6) КОИ – 5/1 и КОИ – 4/1 кодера и декодера ССК соответственно, выполним в виде
синхронных мультиплексоров на соответствующее число информационных и управляющих
входов, а также формирователя сигналов управления мультиплексором. Формирователь
сигналов управления может быть выполнен в виде двоичного счетчика с дешифратором (в
виде «кольцевого» счётчика на «5»).
Функциональная электрическая схема КОИ – 5/1 представлена на рисунке 4.7, а
временные диаграммы, поясняющие его принцип работы, приведены на рисунке 4.8.
КОИ декодера отличается тем, что сброс в нём будет происходить по спаду каждого 4ого такта, т.к. у MUX будут задействованы 4 входа.
Рисунок 4.6 – Временные диаграммы, поясняющие принцип
работы КРИ–1/4
32
I1( x )
1
I2( x )
2
I3( x )
3
I4( x )
4
Р пер ( x )
5
D
0
D
1
D
2
D
3
D
4
D
5
MUX
Q
1
11
T (x )
E
7
A
0
A
1
A
2
20
A
0
21
A
1
R1
22
A
2
R1
2
3
A
3
8
9
CT
fт
6
0
C
DC
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
10
Рисунок 4.7 – Функциональная электрическая схема КОИ – 5/1
Рисунок 4.8 – Временные диаграммы, поясняющие принцип
работы КОИ–5/1
33
5
РАЗРАБОТКА
ПРИНЦИПИАЛЬНОЙ
СХЕМЫ
КОДЕКА
СВЁРТОЧНОГО КОДА
5.1 Выбор и обоснование элементной базы для разрабатываемого устройства
При выборе аппаратного способа реализации кодека СК необходимо произвести выбор
и обоснование элементной базы, обеспечивающей надёжное функционировании и минимум
оборудования кодека. Также выбранная элементная база должна обеспечивать минимальное
потребление электроэнергии.
Выбор элементной базы производится по следующим правилам:
1) верхняя граничная частота интегральной микросхемы (ИМС) должна быть в 2-3 раза
больше максимальной тактовой частоты проектируемого кодека;
2) минимальное потребление электроэнергии;
3) большой набор функциональных элементов в выбираемой серии ИМС;
4) большая степень интеграции.
При разработке принципиальных электрических схем функциональных блоков кодека
необходимо выполнение следующих требований:
1) простота схемотехничеких решений;
2) патентная чистота схемотехнических решений или оригинальность данных
решений;
3) наличие встроенных автоматизированных систем технического контроля и
диагностики кодека;
4) минимальный объём оборудования кодека.
Максимальная частота работы проектируемого кодека соответствует скорости
выходного потока Bвых = 21,5 Мбит/с, равная fт2 = 5,4 МГц. Верхняя граничная частота ИМС
должна быть в 2-3 раза больше максимальной тактовой частоты проектируемого кодека.
Значит, частота переключения ИМС будет:
fП ≥ 2*fт2 = 2*5,4= 10,8 МГц.
Также для выбора конкретной серии микросхем необходимо установить, какие
микросхемы обеспечивают минимальное потребление энергии. Для этого необходимо
выбрать базовые элементы проектируемого устройства. Базовым элементом считается такой
элемент, который применяется наибольшее число раз. В нашем случае базовым элементом
является D-триггер, т.к. на основе данного элемента реализуются все регистры сдвига.
34
Минимальное потребление энергии обеспечивает серия КР1533 (расход энергии на
питание и работу 1мВт на вентиль). Также они имеют ограничение по тактовой частоте Fmax =
45МГц, что удовлетворяет требованиям проектируемого устройства.
Таким
образом,
при
проектировании
принципиальной
электрической
схемы
проектируемого устройства будем использовать микросхемы серии КР1533.
5.2 Разработка принципиальных схем функциональных блоков проектируемого
кодека сверточного кода
Принципиальные электрические схемы представлены в приложении.
Для построения блока кодера КРИ-1/4 (КРИ-1/5 декодера) будем использовать
следующие ИМС: КР1533ИР27, KР1533ИЕ5, КР1533ИД10.
Необходимо отметить, что тактовая частота, подаваемая на синхронный вход DD2
кодера будет в 4 раз меньше, чем на входе С DD1 (у декодера в 5 раз).
ФПСк (ФПСд) выполнен в виде схем умножения полиномов (многочленов) и
реализуется со встроенным сумматором по модулю два и сдвиговым регистром. Содержит
микросхемы КР1533ИР27 и КР1533ЛП5.
Для построения блоков АСП и ФСП (декодера) будем использовать
регистры
КР1533ИР27 (для получения m=9 ячеек памяти нам потребуется 2 таких регистра) и
некоторую совокупность встроенных сумматоров по модулю два (КР1533ЛП5).
Пороговый элемент будем реализовывать на следующих ИМС: КР1533ЛИ3 и
КР1533ЛЛ2.
Для построения блока КО необходимо четыре регистров сдвига (т.к. k0=4), каждый из
которых содержит по 9 ячеек памяти (для этого потребуется 8 регистров КР1533ИР27) . В
приложении В подробно рассмотрен только один регистр сдвига. Остальные строятся по
аналогии.
Выходы всех четырёх регистров
заводим на сумматоры по модулю два
(КР1533ЛП5), на вторые входы которых мы подсоединяем выходы ПЭ.
Блок КОИ-4/1 декодера выполнен в виде восьмиканального мультиплексора
(КР1533КП7), в котором содержится три адресных входа, управляемых с помощью счетчика
микросхемы К1533ИЕ5. Сброс и управление этого счетчика осуществляется с микросхемы
К1533ИД10.
35
8
7
6
I(x)
I (x)
3
4
7
8
13
14
17
18
2
11
3
1
9
8
7
6
3
4
7
8
13
14
17
18
10(fт/4) 11
3
1
2
14
11
1
10 2
10 3
DD1
КР1533ИР27
D0 RG Q0
D1
Q1
Q2
D2
Q3
D3
Q4
D4
Q5
D5
Q6
D6
Q7
D7
C
PE
DD2
КР1533ИР27
D0 RG Q0
D1
Q1
Q2
D2
Q3
D3
Q4
D4
Q5
D5
Q6
D6
Q7
D7
C
PE
DD3
КР1533ИЕ5
C0 СТ 1
C1
2
R0
4
R1
6
2
5
6
9
12
15
16
19
9
8
2
5
6
9
12
15
16
19
I1(x)
I2(x)
I3(x)
I4(x)
7
6
I1(x)
I2(x)
I3(x)
I4(x)
12
11
9
12
8
13
11
DD4
КР1533ИД10
11
15
A0
12
14
A1
13
13
A2
12
A3
DC 0
1
2
3
4
5
6
7
8
9
1
2
3
4
5
6
7
9
10
11
10
Рисунок 5.1 – Принципиальная схема блока КРИ – 1/4 кодера
36
9
8
7
6
T’(x)
T’(x)
3
4
7
8
13
14
17
18
2
11
3
1
10
9
8
7
6
3
4
7
8
13
14
17
18
11 (fт/5) 11
3
2
1
14
12
1
11
2
11
3
DD1
КР1533ИР27
D0 RG Q0
D1
Q1
Q2
D2
Q3
D3
Q4
D4
Q5
D5
Q6
D6
Q7
D7
C
PE
DD2
КР1533ИР27
D0 RG Q0
D1
Q1
Q2
D2
Q3
D3
Q4
D4
Q5
D5
Q6
D6
Q7
D7
C
PE
DD3
КР1533ИЕ5
C0 СТ 1
C1
2
4
R0
6
R1
2
5
6
9
12
15
16
19
10
9
8
7
6
2
5
6
9
12
15
16
19
I`1(x)
I`2(x)
I`3(x)
I`4(x)
P`пер(x)
12
12
9
13
8
14
11
I`1(x)
I`2(x)
12
15
13
14
14
13
12
DD4
КР1533ИД10
DC 0
A0
1
2
A1
3
4
A2
5
A3
6
7
8
9
I`3(x)
1
2
3
4
5
6
7
9
10
11
I`4(x)
P`пер(x)
11
Рисунок 5.2 – Принципиальная схема блока КРИ – 1/5 декодера
37
I1(x)
I2(x)
I3(x)
I4(x)
26
24
22
20
18
16
14
I4(x)
3
4
7
8
13
14
17
18
2
11
3
1
DD5
КР1533ИР27
D0 RG Q0
D1
Q1
Q2
D2
Q3
D3
Q4
D4
Q5
D5
Q6
D6
Q7
D7
C
PE
DD7
КР1533ЛП5
2
5
6
9
12
15
16
19
27
25
23
21
19
17
15
14
I1(x)
15
I2(x)
17
I3(x)
19
I4(x)
21
28
3
4
7
8
13
14
17
18
2
3
1
=1
3
16
4
5
9
10
12
13
=1
6
18
=1
8
20
=1
11
22
DD8
КР1533ЛП5
I2(x)
DD6
КР1533ИР27
D0 RG Q0
D1
Q1
Q2
D2
Q3
D3
Q4
D4
Q5
D5
Q6
D6
Q7
D7
C
PE
1
2
23
I3(x)
2
5
6
9
12
15
16
19
25
I1(x)
27
I3(x)
29
1
2
=1
3
24
4
5
9
10
12
13
=1
6
26
=1
8
28
=1
11
30
DD9
КР1533ЛП5
29
I2(x)
30
I3(x)
31
I4(x)
32
1
2
=1
3
31
4
5
9
10
12
13
=1
6
32
=1
8
Pпер(x)
=1
11
Pпер(x)
ФПС к
Рисунок 5.3 – Принципиальная схема блока ФПСк кодера
38
DD10
КР1533КП7
I1(x)
7
I2(x)
2
I3(x)
I1(x)
4
I2(x)
3
I3(x)
2
I4(x)
1
Pпер(x) 15
I4(x)
Pпер(x)
14
13
12
33
34
35
11
10
9
2
14
1
36
36
2
3
E
I1
I2
I3
I4
I5
I6
I7
I8
A0
A1
A2
MS
Y
6
Y
5
T(x)
12
33
9
34
8
35
DD11
КР1533ИЕ5
C0 СТ 1
C1
2
R0
4
R1
6
11
DD12
КР1533ИД10
33
15
34
14
35
13
12
A0
A1
A2
A3
DC 0
1
2
3
4
5
6
7
8
9
T(x)
1
2
3
4
5
6
7
9
10
11
36
КОИ - 5/1
Рисунок 5.4 – Принципиальная схема блока КОИ – 5/1 кодера
39
I`1(x)
I`2(x)
I`3(x)
I`4(x)
27
25
23
21
19
17
15
I`4(x)
3
4
7
8
13
14
17
18
2
11
3
1
28
3
4
7
8
13
14
17
18
2
3
1
DD5
КР1533ИР27
D0 RG Q0
D1
Q1
Q2
D2
Q3
D3
Q4
D4
Q5
D5
Q6
D6
Q7
D7
C
PE
DD6
КР1533ИР27
D0 RG Q0
D1
Q1
Q2
D2
Q3
D3
Q4
D4
Q5
D5
Q6
D6
Q7
D7
C
PE
2
5
6
9
12
15
16
19
28
26
24
23
22
18
16
15
2
5
6
9
12
15
16
19
29
DD7
КР1533ЛП5
I`1(x)
16
I`2(x)
18
I`3(x)
20
I`4(x)
22
1
2
4
5
9
10
12
13
=1
3
17
=1
6
19
=1
8
21
=1
11
23
DD8
КР1533ЛП5
I`2(x)
24
I`3(x)
20
I`1(x)
28
I`1(x)
30
1
2
4
5
9
10
12
13
=1
3
25
=1
6
27
=1
8
29
=1
11
31
Pсф(x)
DD9
КР1533ЛП5
I`2(x)
31
I`3(x)
32
I`4(x)
33
1
2
4
5
9
10
12
13
=1
3
32
=1
6
33
=1
8
=1
11
Pсф(x)
Рисунок 5.5 – Принципиальная схема блока ФПСд
40
P`пер(x)
DD15
КР1533ЛИ3
DD10
КР1533ЛП5
Pсф(x)
Pсф(x)
1
2
4
5
9
10
12
13
P`пер(x)
e4
34
e1
37
e2
39
=1
3
S(x) 34
=1
6
35
1
2
4
5
9
10
12
13
41
e4
43
e2
45
e3
47
49
4
5
9
10
12
13
49
47
45
43
41
39
37
35
3
4
7
8
13
14
17
18
2
11
3
1
50
3
4
7
8
13
14
17
18
2
11
3
1
4
37
=1
8
38
=1
11
40
=1
42
3
=1
6
44
=1
8
46
=1
11
48
=1
6
=1
8
=1
11
5
9
10
11
49
37
&
12
52
&
6
53
&
8
54
DD16
DD17
КР1533ЛЛ2 КР1533ЛЛ2
DD12
КР1533ЛП5
1
3
2 =1
e1
1
2
13
3
51
DD11
КР1533ЛП5
e3
51
49
52
53
1
2
1
54
6
7
1
3
1
2
1
5
2
1
3
1
5
ПЭ1
50
DD18-DD20
51
ПЭ2
45
DD13
КР1533ИР27
D0 RG Q0
D1
Q1
Q2
D2
Q3
D3
Q4
D4
Q5
D5
Q6
D6
Q7
D7
C
PE
DD14
КР1533ИР27
D0 RG Q0
D1
Q1
Q2
D2
Q3
D3
Q4
D4
Q5
D5
Q6
D6
Q7
D7
C
PE
55
56
Ск 1
39
DD21-DD23
51
50
2
5
6
9
12
15
16
19
48
46
44
42
40
38
36
2
5
6
9
12
15
16
19
51
ПЭ3
57
47
Ск 2
Ск 3
Ск 4
41
DD24-DD26
51
43
ПЭ4
58
34
ФСП и АСП
Рисунок 5.6 – Принципиальная схема блока АСП и ФСП
41
I`1(x)
I`2(x)
I`3(x)
I`4(x)
I`1(x)
3
4
7
8
13
14
17
18
2
11
3
1
65
64
63
62
61
60
59
66
3
4
7
8
13
14
17
18
2
11
3
1
Ск 1
Ск 2
Ск 3
Ск 4
DD27
КР1533ИР27
D0 RG Q0
D1
Q1
Q2
D2
Q3
D3
Q4
D4
Q5
D5
Q6
D6
Q7
D7
C
PE
DD28
КР1533ИР27
D0 RG Q0
D1
Q1
Q2
D2
Q3
D3
Q4
D4
Q5
D5
Q6
D6
Q7
D7
C
PE
2
5
6
9
12
15
16
19
66
65
64
63
62
61
60
59
2
5
6
9
12
15
16
19
67
КО1
DD29-DD30
КО2
I`2(x)
68
DD31-DD32
КО3
I`3(x)
69
DD33-DD34
КО4
I`4(x)
70
I1(x)
I2(x)
I3(x)
DD35
КР1533ЛП5
67
e1
68
e2
69
e3
70
e4
1
2
4
5
9
10
12
13
I4(x)
=1
3
I1(x)
=1
6
I2(x)
=1
8
I3(x)
=1
11
I4(x)
Рисунок 5.7 – Принципиальная схема блока КО
42
2
7
I1(x)
I2(x)
I3(x)
I4(x)
4
3
2
1
15
14
13
12
71
72
73
11
10
9
I1(x)
I2(x)
I3(x)
I4(x)
2
14
71
1
74
2
74
3
71
15
72
14
73
13
12
DD36
КР1533КП7
E MS
I1
I2
I3
Y
I4
I5
I6
I7
Y
I8
A0
A1
A2
DD37
КР1533ИЕ5
C0 СТ 1
C1
2
4
R0
6
R1
DD38
КР1533ИД10
DC 0
A0
1
2
A1
3
4
A2
5
A3
6
7
8
9
6
5
T(x)
12
71
9
72
8
73
11
1
2
3
4
5
6
7
9
10
11
74
T(x)
Рисунок 5.8 – Принципиальная схема блока КОИ – 4/1
43
ЗАКЛЮЧЕНИЕ
В данном проекте были рассмотрены способы задания и алгоритм кодирования ССК, а
также разработана функциональная электрическая и принципиальная электрическая схемы.
При разработке данной схемы были сделаны следующие выводы:
– применение избыточных кодов снижает пропускную способность систем связи;
–
высокоскоростные
ССК
позволяют
передавать
информацию
с
заданной
достоверностью при малой избыточности и дополнительным расширением полосы
частот канала связи;
– при одинаковой корректирующей способности данного кодека ССК (кодер-декодер)
с алгоритмом ПД проще в реализации;
– алгоритм работы данного кодека ССК прост и понятен для технического персонала
систем связи;
– кодек ССК обладает высокой технологичностью производства (содержит минимум
различных ИМС), а также обеспечивает возможность их реализации в виде
микропроцессорных устройств.
Исследование вопросов повышения эффективности кодеков ССК с алгоритмом
порогового декодирования является важной задачей теории и практики помехоустойчивого
кодирования.
44
СПИСОК ИСПОЛЬЗУЕМЫХ ИСТОЧНИКОВ
1. Теория прикладного кодирования. В 2т. Под ред. В.К. Конопелько. – Минск, БГУИР,
2004.
2. Королев А. И. Коды и устройства помехоустойчивого кодирования информации. –
Минск, Бестпринт, 2006
3. Кларк Дж. Мл., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой
связи.- М.: Мир, 1987.
4. Блейхут Р. Теория и практика кодов, контролирующих ошибки. – М.: Мир, 1986.
5. Месси Дж. Пороговое декодирование. – М.: Связь, 1966.
6. Кассами Т., Токура Н., Ивадаре Е. и др. Теория кодирования. – М.: Мир, 1976.
7. Витерби А., Омура Дж. Принципы цифровой связи и кодирования. – М.: Радион
связь, 1982.
8. Левин Л.С., Плоткин М.А. Цифровые системы передачи информации. – М.: Сов.
Радио, 1982.
45