Закарлюк, Н. М. Цифровые устройства автоматики и телемеханики

Н. М. Закарлюк
ЦИФРОВЫЕ УСТРОЙСТВА
АВТОМАТИКИ И ТЕЛЕМЕХАНИКИ
Оглавление
1. ЛОГИЧЕСКИЕ ОСНОВЫ ЦИФРОВОЙ ТЕХНИКИ ..............................6
1.1. Основные теоретические сведения ....................................................6
1.1.1. Функции алгебры логики...........................................................6
1.1.2. Законы булевой алгебры ............................................................9
1.1.3. Взаимное соответствие булевых функций и логических схем ..14
1.1.4. Полные системы функций алгебры логики ............................ 15
1.1.5. Булевский базис ....................................................................... 16
1.1.6. Базис И-НЕ .............................................................................. 19
1.1.7. Базис ИЛИ-НЕ ......................................................................... 20
1.1.8. Сумма по модулю 2 .................................................................. 22
1.1.9. ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ ................................................. 23
1.2. Лабораторная работа № 1. Исследование логических элементов .. 25
1.2.1. Задания для самостоятельной подготовки .............................. 25
1.2.2. Методические рекомендации .................................................. 25
1.2.3. Порядок выполнения работы .................................................. 29
1.2.4. Содержание отчета ................................................................... 29
1.3. Контрольные вопросы ...................................................................... 29
2. СХЕМЫ КОНТРОЛЯ ЧЕТНОСТИ, ЦИФРОВЫЕ КОМПАРАТОРЫ,
СУММАТОРЫ .......................................................................................... 35
2.1. Основные теоретические сведения .................................................. 35
2.1.1. Контроль четности ................................................................... 35
2.1.2. Устройства сравнения .............................................................. 41
2.1.3. Сумматоры................................................................................ 45
2.2. Лабораторная работа № 2. Исследование схем контроля
четности, сравнения и сумматоров .................................................. 51
2.2.1. Задания для самостоятельной подготовки .............................. 51
2.2.2. Порядок выполнения работы .................................................. 52
2.2.3. Содержание отчета ................................................................... 58
2.3. Контрольные вопросы ...................................................................... 58
3
3. ИНТЕГРАЛЬНЫЕ ТРИГГЕРЫ ............................................................... 60
3.1. Основные теоретические сведения .................................................. 60
3.1.1. Триггерные системы ................................................................ 60
3.1.2. Асинхронные и синхронные триггеры .................................... 62
3.1.3. Способы управления триггерами ............................................ 64
3.1.4. Активные и пассивные логические уровни элементов........... 66
3.1.5. Асинхронный RS-триггер с прямыми входами ....................... 67
3.1.6. Асинхронный RS-триггер с инверсными входами ................. 70
3.1.7. Статический синхронный D-триггер ...................................... 71
3.1.8. Динамический синхронный D-триггер ................................... 73
3.1.9. Счетный Т-триггер ................................................................... 76
3.1.10. JK-триггеры ............................................................................ 78
3.1.11. Триггеры Шмитта ................................................................... 79
3.2. Лабораторная работа № 3
Исследование основных типов интегральных триггеров ................ 81
3.2.1. Задания для самостоятельной подготовки .............................. 81
3.2.2. Порядок выполнения работы .................................................. 81
3.2.3. Содержание отчета ................................................................... 87
3.3. Контрольные вопросы ...................................................................... 87
4. РЕГИСТРЫ ............................................................................................... 90
4.1. Основные теоретические сведения .................................................. 90
4.1.1. Параллельный регистр ............................................................. 91
4.1.2. Последовательный регистр (регистр сдвига) .......................... 92
4.1.3. Универсальный регистр ........................................................... 95
4.2. Лабораторная работа № 4. Исследование работы регистров .......... 97
4.2.1. Задания для самостоятельной подготовки .............................. 97
4.2.2. Порядок выполнения работы .................................................. 97
4.2.3. Содержание отчета ................................................................. 102
4.3. Контрольные вопросы .................................................................... 102
5. СЧЕТЧИКИ ИМПУЛЬСОВ................................................................... 104
5.1. Основные теоретические сведения ................................................ 104
5.1.1. Характеристики и классификация счетчиков ....................... 104
5.1.2. Условное графическое обозначение счетчиков .................... 109
5.1.3. Способы построения и принцип действия простейших
счетчиков ................................................................................110
5.2. Лабораторная работа № 5
Исследование счетчиков электрических импульсов .....................124
5.2.1. Задания для самостоятельной подготовки ............................ 124
4
5.2.2. Порядок выполнения работы ................................................ 124
5.2.3. Содержание отчета ................................................................. 128
5.3. Контрольные вопросы .................................................................... 128
6. КОДИРУЮЩИЕ УСТРОЙСТВА ЦИФРОВОЙ ТЕХНИКИ .............. 131
6.1. Основные теоретические сведения ................................................ 131
6.1.1. Мультиплексоры .................................................................... 131
6.1.2. Демультиплексоры ................................................................. 137
6.1.3. Дешифраторы ......................................................................... 140
6.1.4. Преобразователи произвольных кодов ................................. 144
6.2. Лабораторная работа № 6. Исследование дешифратора,
демультиплексора и мультиплексора ............................................155
6.2.1. Задания для самостоятельной подготовки ............................ 155
6.2.2. Порядок выполнения работы ................................................ 155
6.2.3. Содержание отчета ................................................................. 164
6.3. Контрольные вопросы .................................................................... 165
7. КОНТРОЛЬ РАБОТЫ ЦИФРОВЫХ УСТРОЙСТВ ............................. 167
7.1. Основные теоретические сведения ................................................ 167
7.1.1. Основные понятия о системах контроля .............................. 167
7.1.2. Основные понятия теории кодирования .............................. 169
7.1.3. Контроль по методу Хэмминга .............................................. 171
7.1.4. Контроль с использованием структурной избыточности..... 178
7.2. Лабораторная работа № 7
Исследование методов контроля работы цифровых устройств .... 184
7.2.1. Задания для самостоятельной подготовки ............................ 184
7.2.2. Порядок выполнения работы ................................................ 185
7.2.3. Содержание отчета ................................................................. 190
7.3. Контрольные вопросы .................................................................... 190
БИБЛИОГРАФИЧЕСКИЙ СПИСОК ...................................................... 191
Приложение 1.1. Функциональный набор ЛЭ ..................................... 192
Приложение 1.2. Наличие ЛЭ в сериях ТТЛ, ТТЛШ, КМДП ............. 194
Приложение 1.3. Основные характеристики серий логических ИМС..... 196
5
1. ЛОГИЧЕСКИЕ ОСНОВЫ ЦИФРОВОЙ ТЕХНИКИ
1.1. Основные теоретические сведения
1.1.1. Функции алгебры логики
Математический аппарат, описывающий действие цифровых
устройств, базируется на алгебре логики, или, как ее еще называют по
имени автора – английского математика Джорджа Буля (1815–1864),
булевой алгебре. Алгебра логики имеет дело с высказываниями. Под
высказыванием понимают любое утверждение, в отношении которого можно утверждать, истинно оно или ложно. Высказывания могут
быть простыми или сложными: первые не зависят от других высказываний, а вторые образуются от двух или более простых высказываний. Простые высказывания называют логическими переменными,
а сложные – логическими функциями этих переменных. Логические
переменные, в отличие от переменных обычной алгебры, могут принимать только два значения, называемые различными авторами ИСТИНА и ЛОЖЬ, TRUE и FALSE, ДА и НЕТ, 1 и 0. Наиболее распространено последнее обозначение. При этом 1 и 0 нельзя трактовать
как числа и производить над ними арифметические операции. Это
просто короткая форма обозначения понятий ДА и НЕТ, точно так
же, как номер трамвая – это краткое наименование его маршрута:
если друг за другом идут трамваи № 2 и 1, то это не значит, что они
вместе пойдут по маршруту № 3 или 21.
Логические переменные хорошо описывают состояния таких объектов, как реле, тумблеры, кнопки и т. п., т. е. объектов, которые
могут находиться в двух четко различимых состояниях: включено –
выключено. К таким объектам относятся и полупроводниковые логические элементы, на выходе которых может быть лишь один из двух
6
четко различимых уровней напряжения. Чаще более высокий, или
просто ВЫСОКИЙ, уровень принимается за логическую единицу,
а более низкий, или просто НИЗКИЙ, – за логический нуль.
В основе булевой алгебры лежит понятие логической (двоичной,
переключательной, булевой) функции вида Y = f (1, 2, …, n) относительно аргументов 1, 2, …, n, которая, как и ее аргументы, может принимать только два значения – 0 и 1. Аргументы логической функции иногда называют двоичными (булевыми) переменными. Как
частный случай, двоичные переменные могут постоянно сохранять
одно из значений – 0 либо 1. Логическая функция может быть задана словесно, алгебраическим выражением и таблицей истинности,
в левой части которой выписываются все наборы значений двоичных переменных, а в правой – соответствующие им значения функций. Таблица истинности – наиболее наглядная форма задания логических функций.
Упражнение 1. В выражении «я выполню работу, если подготовлюсь к ней и приду на занятие» предполагается, что выполнение работы Y есть функция двух аргументов: подготовки X1 и присутствия
на занятии X2. Требуется описать функцию Y с помощью таблицы
истинности.
Решение. Необходимо перебрать все возможные комбинации аргументов и для каждой комбинации четко определить, исходя из смысла ситуации, значение функции Y:
при X1 = 0,
при X1 = 0,
при X1 = 1,
при X1 = 1,
X2 = 0 → Y = 0;
X2 = 1 → Y = 0;
X2 = 0 → Y = 0;
X2 = 1 → Y = 1.
Результат принято записывать в виде таблицы истинности (табл. 1.1),
которая полностью строго задает логическую функцию.
Таблица 1.1
Аргументы
Функция
X1
X2
Y
0
0
1
1
0
1
0
1
0
0
0
1
7
Позже будет показано, что такую функцию называют «функция И».
Для двух аргументов число комбинаций значений аргументов (набор аргументов) равно 22 = 4, и таблица содержит 4 строки. Если
число аргументов увеличить на единицу, то число строк таблицы
удвоится и станет равным 23 = 8. Действительно, для перебора всех
комбинаций придется перечислить четыре возможные комбинации
X1 и X2 при третьем аргументе, равном 0, а потом те же четыре комбинации 1 и 2 при третьем аргументе, равном 1. В общем случае, для
n аргументов число строк таблицы m = 2n. При n = 4 получим m = 16,
при n = 6 – m = 64. Чтобы не ошибиться при перечислении комбинаций аргументов, нужно приучиться перечислять их единообразно,
в виде последовательностей чисел, представленных в двоичной системе счисления. Например, комбинации трех переменных нужно
перечислять в следующем порядке: 000, 001, 010, 011, 100, 101, 110,
111, итого восемь двоичных чисел от 0 до 7.
Практическим препятствием для повсеместного использования табличной формы задания функций при построении цифровых
устройств является быстрый рост числа строк таблицы. Так, при пяти
входных переменных столбик таблицы займет всю страницу. При большом числе переменных удобнее использовать аналитическую форму представления логических функций в виде алгебраических выражений. Булева функция принимает только два значения (0 или 1),
n
поэтому общее число булевых функций n аргументов равно 2m = 22 .
Для анализа и синтеза цифровых схем широко используются
функции одной и двух переменных. Существуют всего четыре функции одного аргумента. Таблица истинности для логических функций
одного аргумента X1 приведена в табл. 1.2.
Таблица 1.2
X1
0
1
f1(X1)
1
1
f2(X1)
0
0
f3(X1)
0
1
f4(X1)
1
0
Функция f1(X1), принимающая значение 1 при любом значении переменной, является абсолютно истинной («константа единицы»), а функция f2(X1) – абсолютно ложной функцией («константа
нуля»). Функция f3(X1), повторяющая значения логической переменной (f3(X1) ≡ X1), называется «тождественная функция» (эквивалентность, функция равнозначности). Функция f4(X1), принимающая
8
значения, обратные значениям X1, называется «логическое отрицание» (инверсия, функция НЕ) и обозначается чертой над аргументом:
Х 1 (другие обозначения:⎤X1, NOT X1, НЕ X1), т. е. f4(X1) = Х 1.
Устройства, реализующие функции f1(1), f2(1), f3(1), тривиальны
и приведены на рис. 1.1.
f1(X1)
X1
ллог
ог.1 1
X1
f2(X1)
X1
f3(X1)
ллог
ог. 00
Рис. 1.1. Устройства, реализующие функции f1(X1), f2(X1), f3(X1)
Как видно из рисунка, формирование функции f3 требует соединения входа устройства с выходом, формирование f2 требует разрыва между входом и выходом, формирование f1 – подключения выхода к источнику сигнала логической 1. Из всех функций одного
аргумента практический интерес представляет лишь функция НЕ –
f4(X1) = Х 1 .
Полный набор логических функций от двух переменных представлен в табл. 1.3.
Функции одной и двух двоичных переменных называют элементарными логическими функциями. Используя принцип подстановки булевых функций вместо аргументов в другую функцию, можно
построить любую сложную булеву функцию из элементарных.
1.1.2. Законы булевой алгебры
Действия над двоичными переменными производятся по правилам логических операций. Между обычной, привычной для нас алгеброй и алгеброй логики имеются существенные различия в отношении количества и характера операций, а также законов, которым
они подчиняются.
Законы и аксиомы булевой алгебры используют для минимизации сложных логических функций с целью снижения затрат при их
аппаратурной реализации.
9
10
Y = X1· X 2
f5 Переменная X2 Y = X2
f4 Запрет по X1
Y = Х 1 ·X2
f3 Переменная X1 Y = X1
f2 Запрет по Х2
f1
Y=0
Основное
X 1 /\ X2
X2 Δ X1;
X1 /\ X 2
X1 Δ X2;
X1·X2;
X1 /\ X2;
X1 & X2;
Дополнительное
Обозначение функции
Конъюнкция; Y = X1·X2
операция И; логическое произведение; AND
f0 Константа 0
№
Название
функции
X2 но не X1
X1 но не X2
Константа
нуль
X1 и X2
Как читается
И; конъюнктор
Название
логического
элемента
X2
X1
X2
X1
X2
X1
&
&
&
Y = X1 · X 2
Y = X1 · X 2
Y = X1 · X 2
Условное графическое
обозначение элемента
Y
Y
Y
Y
Y
Y
X1
X2
0
0
0
0
0
0
0
0
1
1
0
0
0
0
0
1
0
0
1
1
0
0
1
0
Таблица
истинности
1
0
1
0
1
0
1
1
Таблица 1.3
11
f10
f9
f8
f7
f6
№
Основное
Инверсия X2;
NOT
Y=X2
Дизъюнкция; Y = X1 \/ X2
операция ИЛИ;
логическая сумма; OR
Функция (стрелка) Пирса; операция ИЛИ-НЕ;
Y = X1↓ X2
функция Вебба;
отрицание дизъюнкции; NOR
Эквивалентность;
равнозначY = X1~ X2
ность;
EQV
⎤X2
X1·X2∨ Х 1 · X 2 ;
X1X2
X1 ~ X2;
X1 ≡ X2;
X 1· X 2
X1∨ X 2 ;
X1 + X2
X1· X 2 + X 1 ·X 2
X1 ∀ X 2;
Дополнительное
Обозначение функции
Исключающее Y=X1 ⊕ X2
ИЛИ; сумма по
модулю 2; функция неравнозначности; XOR
Название
функции
ИЛИ
Не Х2
Х1 эквивалентно Х2;
Х1 равнозначно Х2
НЕ, инвертор
ИСКЛЮЧАЮЩЕЕ ИЛИНЕ
Ни Х1, ни Х2 ИЛИ-НЕ
X1 или X2
Либо X1 либо ИСКЛЮЧАX2; X1 не эк- ЮЩЕЕ ИЛИ
вивалентно
X2; X1 не равно X2
Как читается
Название
логического
элемента
=1
=1
1
1
Y
Y = X 1 ∨X 2
Y = X1 ∨ X 2
X 1· X 2
Y
1
Y= X2
Y = X 1 · X 2 ∨ X 1 ·X 2
X2
X2
X1
X2
X1
X2
X1
Y = X1 · X 2
X2
X1
Условное графическое
обозначение элемента
Y
Y
Y
Y
Y
X1
X2
1
1
1
0
0
0
0
0
0
0
1
1
0
1
1
0
0
1
1
1
0
Таблица
истинности
0
1
0
1
0
1
1
Продолжение табл. 1.3
12
f14
f15 Константа 1
X1 ∨ X 2;
X1 / X2
Функция
(штрих) Шеффера; отрицание конъюнкции; NAND
Y=1
Y = X1⏐ X2
X 1 ∨ X2;
X1 ⊃ X2
Y = X1
⎤ X1
X1 ∨ X 2
X2 ⊃ X1
Дополнительное
Импликация
Y = X1→ X2
от X1 к X2; IMP
Инверсия X1;
NOT
Импликация от
X2 к X1; IMP
Y =X2 → X1
Основное
Обозначение функции
f13
f12
f11
№
Название
функции
Константа 1
Не Х1 или
не Х2; Х1
и Х2 не совместимы
Если Х1
то Х2; Х1
влечет Х2
Не Х1
Если Х2
то Х1; Х2
влечет Х1;
Х2 имплицирует Х1
Как читается
И-НЕ
НЕ, инвертор
Название
логического
элемента
X2
X1
X2
X1
X1
X2
X1
&
1
1
1
Y = X 1 ·X 2
Y = X1 ∨ X 2
Y = X1
Y = X1 ∨ X 2
Условное графическое
обозначение элемента
Y
Y
Y
Y
Y
X1
X2
1
1
1
1
1
0
0
1
1
1
1
0
0
1
1
1
0
0
1
1
0
Таблица
истинности
1
0
1
0
1
1
1
Окончание табл. 1.3
Булева алгебра базируется на нескольких аксиомах, из которых
выводят основные законы для преобразований с двоичными переменными. Каждая аксиома представлена в двух видах, что вытекает
из принципа дуальности, согласно которому операции конъюнкции
(логическое произведение) и дизъюнкции (логическая сумма) допускают взаимную замену, если одновременно поменять логическую
1 на 0, 0 на 1, знак логической суммы «+» на знак логического произведения «·», а знак «·» на знак «+».
Аксиомы операции отрицания: 0 = 1 , 1 = 0 .
Аксиомы операций конъюнкции (а) и дизъюнкции (б):
1a) 0 · 1 = 0;
1б) 1 + 1 = 1;
2a) 1 · 0 = 0 · 1 = 0;
2б) 0 + 1 = 1 + 0 = 1;
3a) 1 · 1 = 1;
3б) 0 + 0 = 0.
Законы булевой алгебры вытекают из аксиом и также имеют две
формы выражения: для конъюнкции и дизъюнкции. Их правильность легко проверяется по таблицам истинности.
1. Переместительный закон:
а) X1 · X2 = X2 · X1;
б) X1 + X2 = X2 + X1.
2. Сочетательный закон:
а) X1 · (X2 · X3) = (X1 · X2) · X3 = X1 · X2 · X3;
б) X1 + (X2 + X3) = (X1 + X2) + X3 = X1 +X2 + X3.
3. Распределительный закон:
а) X1 · (X2 + X3) = X1 · X2 + X1 · X3;
б) X1 + X2 · X3 = (X1 + X2) · (X1 + X3).
4. Закон повторения:
а) X · X = X;
б) X + X = X.
5. Закон обращения: если X1 = X2, то X 1 = X 2 .
6. Закон двойной инверсии: X = X.
7. Закон нулевого множества:
а) X · 0 = 0;
б) X + 0 = X.
8. Закон универсального множества:
а) X · 1 = X;
б) X + 1 = 1.
9. Закон дополнительности:
а) X · X = 0;
10. Закон поглощения:
а) X1 + X1 · X2 = X1;
11. Закон склеивания:
б) X + X = 1.
б) X1 · (X1 + X2) = X1.
а) (X1 + X2) · (X1 + X 2 ) = X1;
б) X1 · X2 + X1 · X 2 = X1.
13
12. Закон исключения:
б) X1 + X 1 ·X2 = X1 + X2.
а) X1 · ( X 1 + X2) = X1 · X2;
13. Закон де Моргана (закон инверсии):
а) X 1·X 2 = X 1 + X 2 , ( X 1·X 2 = X 1 + X 2 );
б) X 1 + X 2 = X 1·X 2 , ( X 1 + X 2 = X 1·X 2 .
1.1.3. Взаимное соответствие булевых функций
и логических схем
Двоичные переменные, входящие в логические уравнения, можно
представить двумя различными электрическими сигналами. Путем преобразования этих сигналов получают другие, тоже двоичные сигналы,
которые соответствуют результатам определенных логических операций. Имея запись булевой функции Y = f(X1, X2, …, Xn), можно по ней
составить развернутую электрическую схему, которая будет преобразовывать логические сигналы X1, X2, …, Xn согласно указанной функции.
Устройства, выполняющие в аппаратуре логические операции,
называются логическими элементами. Логические элементы различаются между собой характером реализуемой функции, числом входов (по числу одновременно действующих переменных), числом выходов и другими признаками. Работа их оценивается только с точки
зрения логики, без учета практического воплощения (технической
базы, способа питания и т. п.).
Входы и выходы логических элементов в зависимости от уровня сигналов, при котором вырабатывается определенное значение
двоичной переменной, подразделяются на прямые и инверсные.
На прямом входе (выходе) двоичная переменная имеет значение логической 1, когда сигнал на этом входе (выходе) имеет значение, принятое за 1. На инверсном входе (выходе) двоичная переменная имеет
значение 1, когда уровень сигнала на этом входе (выходе) соответствует состоянию, принятому за 0.
На логические входы можно подавать постоянные логические
уровни 1 и 0 (константа 1 и константа 0). Входы, равноценные в логическом отношении (которые можно менять местами без ущерба
для выполняемой функции), допускают объединение по закону повторения; при этом они действуют как один вход.
На принципиальных схемах логические элементы цифровой
техники изображают прямоугольником, в верхней части которого
указывают символ функции: например, & для элемента И, 1 для
14
элемента ИЛИ. Входы показывают с левой стороны прямоугольника, выходы – с правой. Инверсные входы и выходы выделяются небольшим кружком у вывода.
Различные логические элементы производятся в виде самостоятельных изделий, а также как составная часть более сложных
устройств. Широко используются логические элементы, совмещающие несколько операций, например И-НЕ, ИЛИ-НЕ, И-ИЛИ-НЕ,
И-ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ и др.
1.1.4. Полные системы функций алгебры логики
Очевидно, могут быть построены простейшие логические элементы, выполняющие элементарные логические функции двух переменных f0, …, f15 (табл. 1.3). На элементах, осуществляющих элементарные функции, можно выполнить любую сложную логическую
операцию. Такую систему функций называют функционально полной системой или базисом. Наличие 16 различных типов логических
элементов является достаточным условием для синтеза логического устройства любой сложности, но не является необходимым, т. e.
при синтезе можно ограничиться меньшим набором элементарных
функций, взятых из f0, …, f15. Известно, что функционально полными
системами являются, например, базисы: И, ИЛИ, НЕ; И, НЕ; ИЛИ,
НЕ; И-НЕ; ИЛИ-НЕ; И-ИЛИ-НЕ.
Выбор того или иного базиса для синтеза логических устройств
связан с тем, насколько просто, удобно и экономично технически
выполнить логические элементы базиса.
Базисы могут быть избыточными и минимальными. Базис И,
ИЛИ, НЕ, который принято называть основным (булевским), является избыточным, так как возможно исключение из него некоторых
функций. Например, можно исключить функцию И, выразив ее через оставшиеся функции ИЛИ и НЕ. Чтобы показать это, дважды инвертируем конъюнкцию и применим затем закон де Моргана:
X 1 ⋅ X 2 = ( X 1 ⋅ X 2) = X 1 + X 2 .
Отсюда видно, что такая логически тождественная замена технически нерациональна, так как потребовала бы реализации трех операций инверсии и одной операции ИЛИ. Поэтому на практике при
начальной стадии проектирования устройств для построения функциональной схемы используется неминимальный базис, включающий в себя все три функции И, ИЛИ, НЕ.
15
Для реализации цифровых устройств обычно используют базисы
И-НЕ либо ИЛИ-НЕ, элементы которых широко выпускаются промышленностью в интегральном исполнении.
1.1.5. Булевский базис
Содержит набор трех логических функций НЕ, И, ИЛИ, с помощью которых можно выразить любую сложную логическую функцию.
Функция НЕ – это функция одного аргумента (другие названия:
отрицание, инверсия, операция НЕ, NOT). Обычно обозначается
чертой над аргументом:
Y =X ,
где Y – логическая функция, X – аргумент (читается: Y равен не X).
Встречается и другое обозначение – Y = gX. Функция отрицания равна 1, когда ее аргумент равен 0, и наоборот:
ПОГАШЕН = ГОРИТ.
Если утверждение ГОРИТ истинно, то утверждение ПОГАШЕН
будет ложно, и наоборот. Отрицание отрицания аргумента равно самому аргументу: НЕ (НЕ ВКЛЮЧЕН) = ВКЛЮЧЕН, или если Y = X ,
то Y = X = X .
Электронный логический элемент, реализующий функцию НЕ
в виде различных уровней напряжения, называют инвертором (от
англ. inversion – переворачивание). Инвертор на функциональных
схемах изображается, как показано на рис. 1.2: вход – слева, выход –
справа, кружок – символ инверсии.
a
X
0
1
Y
1
0
б
1
X
Вход
Y =X
Выход
в
X
1
Y =X
Выход
Вход
г
E
SA1
HL1
X
Y =X
X
Y =X
X
Y =X
X
Y =X
Рис. 1.2. Инвертор:
а – предпочтительное изображение; б – допустимое изображение;
в – реализация на контакте; г – обозначения в зарубежной литературе
16
Функция И – это функция двух и большего числа аргументов (другие названия: конъюнкция, логическое умножение, совпадение, операция И). Обозначения: Y = X1·X2; Y = X1&X2; Y = X1/\X2 (читается «X1 и X2»). Функция И равна 1 тогда и только тогда, когда все ее
аргументы равны 1. Союз «и» естественного языка, как правило, выражает именно это отношение, например: лифт пойдет, если дверь
закрыта и кнопка нажата, или в аналитической записи: Y = X1 · X2,
где Y – выходной сигнал на двигатель лифта; X1 – сигнал закрытия
двери; X2 – сигнал нажатой кнопки.
Значения функции И для всех комбинаций значений аргументов
X1 и X2 приведены на рис. 1.3, а.
a
X1 X2
Y
0
0
0
0
1
0
1
0
0
1
1
1
б
X1
&
Y
X2
X1
X2
X3
X4
в
&
Y
E
г
SA1
SA2
X1
X2
HL1
Y
X1
X2
X1
X2
X1
X2
Y
Y
Y
Рис. 1.3. Элемент И:
а – предпочтительное изображение (Y = X1 · X2);
б – допустимое изображение (Y = X1 · X2 · X3 · X4);
в – реализация на контактах (Y = X1 · X2);
г – обозначения в зарубежной литературе (Y = X1 · X2)
Элемент, реализующий функцию И, называют «элемент И», или
«конъюктор». Элемент И часто используется для управления потоком информации. При этом на один его вход поступают логические
сигналы, несущие информацию, а на другой – управляющий сигнал:
пропускать – 1, не пропускать – 0. Элемент И, используемый таким
образом, называют вентилем.
Условное обозначение элемента И на схемах показано на рис. 1.3.
Функцию И можно построить от любого числа аргументов (рис. 1.3, б).
В цифровой технике с помощью элемента И реализуются следующие законы булевой алгебры (рис. 1.4).
Функция ИЛИ – это функция двух или большего числа аргументов. Функция ИЛИ равна 1, если хотя бы один из ее аргументов равен 1 (другие названия: дизъюнкция, операция ИЛИ, логическая сумма, OR). Обозначение: Y = X1+X 2 (читается «X1 или X 2»). В русском
языке функция дизъюнкции выражается союзом «или» во фразах
17
типа: «Мы попадем на тот берег, если речка мелкая или мост цел».
Значение функции ИЛИ от двух аргументов и условное обозначение
на схемах элемента, реализующего функцию ИЛИ – дизъюнктора,
показаны на рис. 1.5.
a
б
в
X
&
г
Y = X ·1 = X
Y = X · 0 =0
X
X
&
Y =0
Y = X · X =X
&
Y =X
Y= X · X = 0
X
Y =X
&
1
1
0
Y =0
X
Рис. 1.4. Законы булевой алгебры, реализуемые с помощью элемента И:
а – закон 7 а, б – закон 8 а, в – закон 4 а, г – закон 9 а
a
X1
X2
Y
0
0
0
0
1
1
1
0
1
1
1
1
б
X1
1
г
X1
X2
Y = X1 + X 2 +X3
Y = X1 + X 2
X1
в
X2
X3
Y
f1(X1)
1
SA1
X2
Y
Y
X1
HL1
X1
X2
Y
X1
X2
SA2
E
Y
Y
Рис. 1.5. Элемент ИЛИ: а – предпочтительное изображение (Y = X1 + X2);
б – допустимое изображение (Y = X1 + X2 + X3); в – реализация на контактах (Y = X1+X2); г – обозначения в зарубежной литературе (Y = X1+X2)
В цифровой технике с помощью элемента ИЛИ реализуются следующие законы булевой алгебры (рис. 1.6).
a
б
Y=X+0=X
X
0
1
в
г
Y=X+1=1
X
Y =X
1
Y = X + X =X
X
Y =1
1
Y =X
X
Y=X+X=1
1
1
Y =1
1
X
Рис. 1.6. Законы булевой алгебры, реализуемые с помощью элемента ИЛИ:
а – закон 7 б, б – закон 8 б, в – закон 4 б, г – закон 9 б
18
1.1.6. Базис И9НЕ
Функция И-НЕ – это функция двух и более аргументов (другие
названия: штрих Шеффера, функция Шеффера, отрицание конъюкции, NAND). Значения функции приведены на рис. 1.7, а. Легко заметить, что это инверсия функции И, т. е. отрицание конъюнкции
Y = X 1 ⋅ X 2 : любой 0 на входе дает 1 на выходе, все единицы на входе дают 0 на выходе. В качестве основного знака этой функции используется символ «|» (штрих Шеффера). Условное обозначение функции
Шеффера Y = X1|X2 читают так: неверно, что функция Y есть X1 и X2
(не X1 или не X2). Обозначение элемента на схемах показано на рис. 1.7.
a
X1 X2
0
0
0
1
1
0
1
1
Y
1
1
1
0
б
X1
&
в
X1
X2
X3
X4
Y
X2
&
г
SA1
SA 2
X1
X2
X1
Y
X2
Y
Y
HL1
X1
X2
E
Y
Рис. 1.7. Элемент И-НЕ:
а – предпочтительное изображение; б – допустимое изображение;
в – реализация на контактах; г – обозначения в зарубежной литературе
Используя только элементы И-НЕ, можно получить элементы
НЕ, И, ИЛИ, как показано на рис. 1.8. Правомерность такого представления можно доказать с помощью таблиц истинности.
а
б
в
X1
X 1· X 2
X
&
X1
Y =X
&
&
& Y1 = X 1
& Y = X1 +X 2
Y = X1 · X 2
X2
X2
&
Y2 = X 2
г
X1
&
X 1· X 2
X1
&
X2
& Y1= X 1· X 2 = X 1+X 2
&
X2
Рис. 1.8. Возможности элемента И-НЕ:
а – НЕ; б – И; в – ИЛИ; г – ИЛИ-НЕ
19
Упражнение 2. Доказать, что схема на рис. 1.8, в выполняет функцию ИЛИ.
Решение. Типичная ошибка начинающих: при анализе схем пытаются все промежуточные результаты держать в уме, что приводит
к ошибкам. Для их исключения рекомендуется записывать промежуточные результаты в табличной форме (табл. 1.4).
Таблица 1.4
1
X1
X2
0
0
1
1
0
1
0
1
2
Элемент 1
3
Элемент 2
4
5
Элемент 3
6
Y1 = X 1
Y2 = X 2
Y1 · Y2
Y 1 ⋅Y 2 = X 1 ⋅ X 2
ИЛИ
Y = X1+X2
1
1
0
0
1
0
1
0
1
0
0
0
0
1
1
1
0
1
1
1
В таблице для каждого элемента схемы выделены столбцы, в которых записываются значения выхода элемента для всех комбинаций
входных сигналов. Для элементов, выполняющих сложные или просто непривычные функции, можно выделить два или больше столбцов, как это сделано для элемента 3. Полученный итоговый результат (столбец 5) сравнивается с ожидаемым результатом, в данном
случае с таблицей значений функции ИЛИ, для удобства записанных в столбец 6.
Способность функции И-НЕ выражать только через себя все
функции булева базиса доказывает, что эта функция обладает логической полнотой. С помощью одной лишь функции И-НЕ можно
построить любую сколь угодно сложную логическую функцию. Вторым ценным свойством функции оказалось то, что именно ее удалось эффективно реализовать средствами интегральной технологии.
Поэтому элементы И-НЕ в виде отдельных микросхем наиболее распространены в цифровой технике. На их основе создано также множество схем средней и большой степени интеграции. Аналога в русском языке функция не имеет, поэтому мышление в базисе И-НЕ
непривычно и требует тренировки.
1.1.7. Базис ИЛИ9НЕ
Функция ИЛИ-НЕ – это функция двух и более аргументов (другие названия: функция Вебба (Пирса), стрелка Пирса, операция
20
ИЛИ-НЕ, отрицание дизъюнкции, NOR). Значения функции представлены на рис. 1.9.
a
X1
X2
б
в
г
X1
Y
0
0
1
0
1
0
1
0
0
1
1
0
X1 1
X1
X2
X3
X4
Y
X2
1
HL1
SA1
SA2
E Y
X1
X2
Y
X2
Y
X1
X2
Y
Рис. 1.9. Элемент ИЛИ-НЕ: а – двухвходовой ( Y = X 1 + X 2 = X 1 ↓ X 2 );
б – многоходовой ( Y = X 1 + X 2 + X 3 + X 4 ); в – реализация
на контактах; г – обозначения в зарубежной литературе
Функция истинна только тогда, когда значения ее переменных
ложны. В качестве основного знака этой функции в булевой алгебре используется символ «↓» (стрелка Пирса). Условное обозначение функции Y = X1↓X2 читают так: функция Y есть ни X1, ни X2.
Данная функция, являясь инверсией функции ИЛИ, может быть
приведена к виду Y = X 1 + X 2 , т. е. результат операции Пирса есть
отрицание дизъюнкции переменных. Отсюда еще одно название –
операция ИЛИ-НЕ. Русский язык немного умеет оперировать с этой
функцией, называя ее «ни – ни». Функция ИЛИ-НЕ, как и функция И-НЕ, обладает полнотой и тоже удобна для интегрального исполнения. Это вторая по распространенности после И-НЕ функция
в цифровой технике.
Используя только элементы ИЛИ-НЕ, можно получить элементы НЕ, И, ИЛИ (рис. 1.10).
а
б
в
X1
X
1
1
X1
Y =X
1
Y = X1 · X2
X1 1
X 1+ X 2
1
X2
X2 1
X2
Рис. 1.10. Возможности элемента ИЛИ-НЕ:
а – НЕ; б – И; в – ИЛИ
21
Y = X1 + X2
Упражнение 3. Доказать правильность схем на рис. 1.10, последовательно заполняя таблицу по примеру табл. 1.4.
1.1.8. Сумма по модулю 2
Функцию «сумма по модулю 2» (М2) в случае двух аргументов
называют также функцией неравнозначности, ИСКЛЮЧАЮЩЕЕ
ИЛИ, OR. Обозначение в формулах: Y = X1⊕X2 (знак ⊕ – псевдоплюс); читается: либо X1, либо X2 (X1 не равно X2). Таблица истинности функции и обозначения на схемах приведены на рис. 1.11.
а
б
X1
X2
Y
0
0
0
0
1
1
1
0
1
1
1
0
X1
в
=1
X1
Y = X1 ⊕ X 2
Y
X2
X2
Рис. 1.11. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ: а – таблица истинности;
б, в – условные обозначения в отечественной и зарубежной литературе
Название функции связано с тем, что X1⊕X2 есть арифметическая сумма двоичных чисел X1 и X2 в пределах одного разряда: 02 +
+ 02 = 02; 02 + 12 = 12; 12 + + 02 = 12; 12 + 12 = 102. В последнем случае
возникает единица переноса в старший разряд, а в разряде самих слагаемых получается нуль. В связи с этим элемент широко применяется при построении сумматоров. Как видно из таблицы истинности,
элемент может служить также для сравнения двоичных разрядов (выявления их неравенства).
Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ выпускается промышленностью в виде интегральных схем, но может быть также реализован на
элементах И-НЕ, И, НЕ, ИЛИ (рис. 1.12).
а
б
X1
&
& Y
&
X2
&
X1
X2
&
в
&
X1
1
X2
1
& Y
&
&
&
1 Y
&
Рис. 1.12. Варианты реализаций элемента ИСКЛЮЧАЮЩЕЕ ИЛИ
(Y = X1⊕X2)
22
в различных базисах: а) Y = X 1 ⋅ X 1 ⋅ X 2 ⋅ X 2 ⋅ X 1 ⋅ X 2 ;
б) Y = X 1 ⋅ X 2 ⋅ X 1 ⋅ X 2 ;
в) Y = X 1 ⋅ X 2 + X 1 ⋅ X 2
Упражнение 4. Доказать правильность схем на рис. 1.12, последовательно заполняя таблицу по примеру табл. 1.4.
Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ обладает интересной особенностью. Если на одном из его входов, например X1, поддерживать
уровень логической 1, то Y = 0·X2 + 1· X 2 = X 2 и элемент работает
как инвертор X2. При логическом 0 на одном входе Y = 1·X2 + 0· X 2 = X2
и элемент работает как повторитель сигнала X2.
Иногда требуется многовходовой элемент ИСКЛЮЧАЮЩЕЕ ИЛИ.
Такой элемент можно собрать по схемам, приведенным на рис. 1.13.
а
б
в
X1
=1
X2
X1
X2
X3
X3
=1
=1
X2
=1
X5
=1
=1
Y
X7
Y
Y
=1
=1
=1
X8
X8
Y = X 1 ⊕X 2 ⊕ X 3
=1
X6
=1
X3
=1
X4
X4
X1
=1
Y =X 1⊕ X 2⊕ X 3 ⊕ X 4⊕ X 5 ⊕X 6 ⊕ X 7 ⊕X 8
Y =X 1 ⊕X 2 ⊕X 3 ⊕X 4 ⊕ X 5 ⊕ X 6 ⊕ X 7 ⊕X 8
Рис. 1.13. Варианты многовходовых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ:
а, б – линейная схема; в – пирамидальная схема
Структура, показанная на рис. 1.13, в, является основой микросхем, предназначенных для проверки на четность многоразрядных
цифровых слов.
1.1.9. Исключающее ИЛИ9НЕ
Функция М2 обладает интересным свойством: при инвертировании одного из аргументов вся функция инвертируется, т.е.
X1⊕ X 2 = X1⊕ X 2 = X1⊕ X 2 .
Инверсия суммы по модулю 2 (другое название – ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ) имеет и собственный смысл: это функция равнознач23
ности (эквивалентности). Она равна единице, если X1 = X2. Обозначение
элемента равнозначности и таблица истинности показаны на рис. 1.14.
а
б
X1
X2
Y
0
0
1
0
1
0
1
0
0
1
1
1
в
X1
=1
X1
Y = X1 ⊕ X2
Y
X2
X2
Рис. 1.14. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ:
а – таблица истинности; б, в – условное обозначение в отечественной
и зарубежной литературе
Промышленностью не выпускаются элементы ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, поэтому их собирают из отдельных логических элементов. На рис. 1.15 даны примеры схем таких устройств.
а
в
б
1
X1
X1
&
=1
Y
X2
&
X2
&
1
1
X2
X1
Y
Y
&
1
&
&
г
д
X1
&
X1
&
X2
&
1
Y
&
&
&
Y
&
&
X2
е
ж
X1
&
X1
X2
1
1
Y
1
&
X2
1
Y
&
&
1
1
Рис. 1.15. Варианты реализации элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ
(Y = X 1 ⊕ X 2 )
24
Упражнение 5. Доказать правильность схем на рис. 1.15, последовательно заполняя таблицу по примеру табл. 1.4.
1.2. Лабораторная работа № 1
Исследование логических элементов
Цель работы: изучение принципа действия логических элементов И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ и экспериментальное подтверждение их
таблиц истинности.
1.2.1. Задания для самостоятельной подготовки
1. Изучить основы алгебры логики. Выполнить упражнения из теоретической части.
2. Выписать основные логические функции одной и двух переменных и основные законы алгебры логики.
3. Зарисовать условные графические обозначения изучаемых логических элементов, их таблицы истинности.
4. Продумать и зарисовать схемотехническую реализацию всех логических функций (НЕ, И, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ, ИЛИНЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ) на элементах И-НЕ.
5. Письменно ответить на контрольные вопросы.
1.2.2. Методические рекомендации
Работа выполняется с использованием среды моделирования
Electronics WorkBench (EWB 5.12). Окно программы EWB имеет вид
(рис. 1.16):
Рис. 1.16. Окно программы EWB
25
Принципы работы и возможности программы EWB рассмотрим
на примере «ручного» исследования логического элемента (ЛЭ) И.
Для этого соберем схему по рис. 1.17:
1 k Ohm /5 V
+v
[A]
[B]
Рис. 1.17. Моделирование логического элемента И
Элементы, необходимые для сборки схемы, можно найти на панели инструментов. Из каталога Sources выбираем заземление (рис. 1.18).
Рис. 1.18. Каталог Sources
Из каталога Basic выбираем соединительный контакт 1, ключ 2
и источник напряжения 3 (рис. 1.19).
Рис. 1.19. Каталог Basic
26
На схеме над ключом в квадратных скобках указывается клавиша
клавиатуры, переключающая этот ключ (по умолчанию – пробел).
Чтобы изменить это значение, нужно двойным щелчком мыши по
элементу вызвать окно свойств, выбрать закладку Value и изменить
значение Key. Параметры источника питания (1 kOhm/5 V) задаются
по умолчанию. Если нужны другие параметры, то по аналогии с ключом выставляют соответствующие значения. Чтобы развернуть элемент в нужном направлении, нужно щелчком правой кнопки мыши
по элементу вызвать контекстное меню и выбрать Rotate либо Flip
Vertical или Flip Horizontal. Логические элементы находятся в каталоге
Logic Gates. Для данной схемы требуется элемент И (рис. 1.20).
Рис. 1.20. Каталог Logic Gates
Светодиоды для визуального определения уровня сигнала (горящий светодиод соответствует логической 1) находятся в каталоге
Indicators (рис. 1.21).
Рис. 1.21. Каталог Indicators
После сборки схемы включаем ее с помощью управляющей кнопки (см. рис. 1.16). На рис. 1.17 ключи разомкнуты (светодиоды не горят), на ЛЭ подаются сигналы низкого уровня, на выходе получаем
сигнал низкого уровня. Изменяя состояние ключей, составляем таблицу истинности данного ЛЭ.
27
Для автоматического снятия таблицы истинности соберем схему по рис. 1.22.
Рис. 1.22. Использование логического преобразователя
Логический преобразователь находится в каталоге Instruments
(рис. 1.23).
Рис. 1.23. Каталог Instruments
Двойной щелчок мыши по логическому преобразователю открывает его рабочее окно (рис. 1.24).
Рис. 1.24. Рабочее окно логического преобразователя
28
При нажатии кнопки 1 генерируется таблица истинности. При
нажатии кнопки 2 в окне 3 выводится соответствующее ей логическое выражение.
1.2.3. Порядок выполнения работы
Используя ручной способ и логический преобразователь, исследовать работу изучаемых логических элементов по приведенной выше
методике. По результатам исследования составить их таблицы истинности.
1.2.4. Содержание отчета
1. Название и цель работы.
2. Краткие теоретические сведения.
3. Выполненные упражнения из теоретической части.
4. Схемы экспериментов и снятые таблицы истинности.
5. Ответы на контрольные вопросы.
1.3. Контрольные вопросы
1.
– это условное обозначение элемента:
а) И
б) ИЛИ
в) НЕ
г) И-НЕ
2. Булево выражение для логического элемента И с двумя входами имеет вид:
а) X1 + X2
б) X1 · X2
в) X 1 ⋅ X 2
г) X 1 + X 2
3. Если на оба входа схемы И поданы сигналы высокого уровня,
то на выходе появится сигнал ... уровня:
а) низкого
б) высокого
29
4.
– это условное обозначение элемента:
а) И
б) ИЛИ
в) НЕ
г) И-НЕ
5. Булево выражение для логического элемента ИЛИ с двумя входами имеет вид:
а) X1 + X2
б) X1·X2
в) X 1 ⋅ X 2
г) X 1 + X 2
6. Если на оба входа схемы ИЛИ поданы сигналы низкого уровня, то на выходе появится сигнал ... уровня:
а) низкого
б) высокого
7.
– это условное обозначение элемента:
а) И
б) ИЛИ
в) НЕ
г) И-НЕ
8. Булево выражение для элемента И-НЕ с двумя входами имеет вид:
а) X1 + X2
б) X1 · X2
в) X 1 ⋅ X 2
г) X 1 + X 2
9. Если на оба входа схемы И-НЕ поданы сигналы высокого уровня, то на выходе появится сигнал ... уровня:
а) низкого
б) высокого
10. Логический элемент И-НЕ может выполнять логическую
функцию инвертирования, если его входы:
а) соединены
б) разъединены
11. Для реализации логической функции ИЛИ с двумя входами необходимое число логических элементов И-НЕ с двумя входами равно
30
а) 2
б) 3
в) 4
г) 8
12. Булево выражение для логического элемента И-НЕ с тремя
входами имеет вид:
а) X 1 ⋅ X 2 ⋅ X 3
б) X 1 ⋅ X 2 ⋅ X 3
в) X 1 ⋅ X 2 ⋅ X 3
г) X 1 ⋅ X 2 ⋅ X 3
13. Таблица истинности для логического элемента И-НЕ с тремя
входами должна содержать ... строк.
а) 3
б) 4
в) 8
г) 16
14.
– это условное обозначение элемента:
а) ИЛИ
б) ИЛИ-НЕ
в) ИСКЛЮЧАЮЩЕЕ ИЛИ
г) ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ
15. Булево выражение для логического элемента ИЛИ-НЕ с двумя входами имеет вид:
а) X1 + X2
б) X1 · X2
в) X 1 ⋅ X 2
г) X 1 + X 2
16. Если на оба входа схемы ИЛИ-НЕ поданы сигналы низкого
уровня, то на выходе появится сигнал ... уровня.
а) низкого
б) высокого
17.
– это условное обозначение элемента:
а) ИЛИ
б) ИЛИ-НЕ
в) ИСКЛЮЧАЮЩЕЕ ИЛИ
г) ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ
31
18. Логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ иногда называют элементом:
а) сумма по модулю
б) сумма по модулю 2
в) сумма по модулю 3
г) сумма по модулю 4
19. Булево выражение для логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с двумя входами имеет вид:
а) X 1 ⋅ X 2 + X 1 ⋅ X 2
б) X 1 ⋅ X 2 + X 1 ⋅ X 2
в) X 1 ⋅ X 2 + X 1 ⋅ X 2
г) X 1 ⋅ X 2 + X 1 ⋅ X 2
20. Если на оба входа схемы ИСКЛЮЧАЮЩЕЕ ИЛИ поданы сигналы высокого уровня, то на выходе появится сигнал ... уровня.
а) низкого
б) высокого
21.
– это условное обозначение элемента:
а) ИЛИ
б) ИЛИ-НЕ
в) ИСКЛЮЧАЮЩЕЕ ИЛИ
г) ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ
22. Булево выражение для логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ с двумя входами имеет вид:
а) X 1 ⋅ X 2 + X 1 ⋅ X 2
б) X 1 ⋅ X 2 + X 1 ⋅ X 2
в) X 1 ⋅ X 2 + X 1 ⋅ X 2
г) X 1 ⋅ X 2 + X 1 ⋅ X 2
23. Если на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ присутствует сигнал высокого уровня, то на входы элемента поданы сигналы ... уровня.
а) один низкого, другой высокого
б) только низкого
в) только высокого
г) либо низкого, либо высокого
32
24.
– эта схема реализует функцию:
а) И
б) ИЛИ
в) ИЛИ-НЕ
г) И-НЕ
25.
– эта схема реализует функцию:
а) И
б) ИЛИ
в) ИЛИ-НЕ
г) И-НЕ
26.
– эта схема реализует функцию:
а) И
б) ИЛИ
в) ИЛИ-НЕ
г) И-НЕ
27.
– эта схема верна для следующего булева
выражения:
а) X 1 ⋅ X 2 + X 1 ⋅ X 2 = Y
б) X 1 ⋅ X 2 + X 1 ⋅ X 2 = Y
в) X 1 ⋅ X 2 + X 1 ⋅ X 2 = Y
г) X 1 ⋅ X 2 + X 1 ⋅ X 2 = Y
33
X1 X2
0
0
28. 0
1
1
0
1
1
Y
1
1
1
0
– эта таблица истинности верна для следующего
булева выражения:
а) X 1 ⋅ X 2 + X 1 ⋅ X 2 = Y
б) X 1 ⋅ X 2 + X 1 ⋅ X 2 = Y
в) X 1 ⋅ X 2 + X 1 ⋅ X 2 = Y
г) X 1 ⋅ X 2 + X 1 ⋅ X 2 = Y
34
2. СХЕМЫ КОНТРОЛЯ ЧЕТНОСТИ,
ЦИФРОВЫЕ КОМПАРАТОРЫ, СУММАТОРЫ
2.1. Основные теоретические сведения
2.1.1. Контроль четности
Для передачи информации в цифровых системах используют цифровые сигналы. Хотя они по сравнению с аналоговыми менее подвержены действию помех, все же возможно появление ошибок. Если,
например, передается код 10012 = 910 и вследствие помех произойдет сбой во втором разряде слева, на приемный канал поступит код
11012 = 1310. В общем случае без специальной проверки факта ошибки не установить. В частном случае, если числовая информация закодирована в двоично-десятичном коде, нарушение легко обнаружить, поскольку число 1101 противоречит двоично-десятичному
коду. Наличие шести избыточных состояний в четырехразрядном
двоично-десятичном коде (1010, 1011, 1100, 1101, 1110, 1111) позволяет выявить некоторые, но не все возможные ошибки. Например,
указанный код не выявит ошибку, если вместо переданного кода
10012 на приемник информации поступит код 10002, так как число
1000 является допустимым в двоично-десятичном коде.
Известен простой и эффективный способ обнаружения ошибок,
основанный на допущении, что в каждый момент времени ошибка
может возникать только в одном разряде и проявляется она в лишней единице или в потере единицы. В обоих случаях число единиц
в слове изменяется на одну. Таким образом, если передаваемое слово
содержит четное число единиц по всем разрядам, а на конце линии
передачи это число окажется нечетным, значит, появилась ошибка.
Реализация этого метода обнаружения ошибок осуществляется
с помощью специальных устройств (схем контроля четности), кото35
рые выпускаются в микросхемном исполнении. Принцип действия
подобных устройств поясняет рис. 2.1.
1 разряд
2
Передатчик
дискретной
информации
Приемник
информации
n +1
Разрешение приема
(паритеты совпадают)
X1
X2
V
X1
Р
Конт.
бит
Xn
Р
Формирователь
контрольного бита
X2
Xn
Р
Р
Конт. К сигнализатору
бит Х ошибок (паритеты
не совпадают)
Контрольная схема
Рис. 2.1. Передача информации с контролем четности
На основе информации на выходе передатчика схема сравнения
(формирователь контрольного бита) формирует дополнительный бит
Р (1 или 0), так называемый паритетный или контрольный бит, который добавляется к выходной информации в качестве (n + 1) разряда.
Назначение контрольного бита – доводить число единиц в каждом передаваемом кодовом слове до четного или нечетного числа
в зависимости от выбранного вида паритета. При передаче информации, включая запись в память и считывание, контрольный бит передается вместе с информационным словом.
На приемном конце с помощью контрольной схемы происходит
проверка паритета (от англ. parity – соответствие, аналогия) поступивших сигналов. Если паритет соответствует выбранному, прием
информации разрешается. Если на линии имеет место искажение передаваемой информации (например, за счет обрыва одной из жил),
происходит включение сигнализатора ошибок.
Паритет может быть четным или нечетным. В случае нечетного
паритета контрольный бит формируется таким образом, чтобы сумма
всех единиц в передаваемом слове, включая контрольный бит, была
36
нечетной. Для четного, естественно, наоборот. Например, в коде 0111
число единиц нечетно. Поэтому для нечетного паритета дополнительный (контрольный) бит должен быть нулем, а для четного – соответственно единицей. На практике нечетный паритет используется чаще. Это связано со следующим обстоятельством. При контроле
по четности правильный исходный код «все нули» будет иметь контрольный бит, равный 0. В линию отправится посылка из сплошных
нулей, и на приемном конце она будет неотличима от весьма опасной
неисправности – полного пропадания связи. Напротив, контроль нечетности позволяет фиксировать полное пропадание информации,
поскольку слово из одних нулей (включая контрольный бит) противоречит нечетному паритету.
В качестве примера в табл. 2.1 приведены значения контрольного
бита при четном и нечетном паритете чисел от 0 до 9.
Таблица 2.1
Число
Значение контрольного бита
Десятичное
Двоичное
Нечетный
паритет
Четный
паритет
0
0000
1
0
1
0001
0
1
2
0010
0
1
3
0011
1
0
4
0100
0
1
5
0101
1
0
6
0110
1
0
7
0111
0
1
8
1000
0
1
9
1001
1
0
Простейший контроль по четности или нечетности не обнаруживает ошибок, возникающих в двух разрядах одновременно, однако на
практике вероятность их возникновения значительно меньше одинарных. В ответственных случаях для выявления и коррекции ошибок применяют специальные методы кодирования.
В случае проверки на четность двухразрядного двоичного числа схема формирования контрольного бита является простейшей –
она состоит из одного элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Действи37
тельно, если сравнить таблицы истинности (рис. 2.2, а, б) элемента
ИСКЛЮЧАЮЩЕЕ ИЛИ и схемы проверки на четность (число единиц в любой горизонтальной строке таблицы должно быть четным),
то можно убедиться в их идентичности. Следовательно, двухвходовой элемент ИСКЛЮЧАЮЩЕЕ ИЛИ реализует схему проверки на
четность двухразрядного двоичного числа. Выход схемы используется
в качестве контрольного бита.
б
а
2-разрядное число
X X1}
X
{X2
X1
=1
X1 X2
Y
X2
0
0
0
1
1
0
1
1
X1 X2
Y
0
X1
1
X2
1
Y
Схема проверок
на четность
0
Y
0
0
0
0
1
1
1
0
1
1
1
0
Рис. 2.2. Таблицы истинности:
а – элемента ИСКЛЮЧАЮЩЕЕ ИЛИ; б – схема проверки
на четность двухразрядного числа
Многоразрядные формирователи контрольного бита также строят на логических элементах ИСКЛЮЧАЮЩЕЕ ИЛИ, исполняющих роль сумматоров по модулю 2 (т. е. сумматоров, сигналом переноса которых пренебрегают). На рис. 2.3 показано четырехразрядное
устройство проверки четности (нечетности).
X
X 01
X 21
X 32
X 43
Информационные
шины
Y
=1
X 2 ⊕X 3
=1
Y 1= X 0 ⊕ X 1⊕ X 2 ⊕ X 3
=1
X0 ⊕ X1
=1
Y 1= X 0⊕ X 1⊕ X 2⊕ X 3 ⊕ V
v
Рис. 2.3. Формирователь контрольного бита
для четырехразрядного слова
38
Структура схемы многоступенчатая (пирамидальная). В первой
ступени (ярусе) попарно суммируются все биты слова. Выходные
сигналы первого яруса X0 ⊕ Х1 и X2 ⊕ Х3 служат входными для второго – и так последовательно до окончательного определения четности (нечетности) суммы единиц всего слова.
Видно, что первые 2 яруса данной схемы образуют четырехвходовой сумматор по модулю 2. Полученный на выходе сумматора по
модулю 2 результат Y1 на последнем этапе сравнивается с управляющим сигналом V, задающим вид используемого паритета. Если принят четный паритет, т. е. число единиц в слове, включая контрольный
бит, должно быть четным, то контрольный бит Y должен быть равен
сумме по модулю 2 всех информационных разрядов слова Х0 – Х3.
Для нечетного паритета контрольный бит Y является инверсией указанной суммы (табл. 2.2).
Таблица 2.2
Входы
Выход Y
Х0
Х1
Х2
Х3
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
При V = 0
четный паритет
0
1
1
0
1
0
0
1
1
0
0
1
0
1
1
0
При V = 1
нечетный паритет
1
0
0
1
0
1
1
0
0
1
1
0
1
0
0
1
Потенциал на входе V определяет вид используемого паритета: при
V = 0 паритет четный, при V = 1 – нечетный.
Устройства для проверки четности двоичных слов выпускаются
в виде самостоятельных изделий в нескольких сериях микросхем.
Они находят применение также в качестве сумматоров по модулю 2.
39
Примерами могут служить отечественные микросхемы К155ИП2
(ТТЛ) и 564СА1 (КМДП) (рис. 2.4).
б
а
8
D0
9
D1
10
D2
11
12 D3
D4
13 D5
1
D6
2 D7
5
6
3
4
7
6
5
4
3
2
1
15
14
13
12
11
M2
Y1
Y2
V1
10
V2
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
M2
9
Y
V
Рис. 2.4. Условное обозначение микросхем контроля
четности и нечетности:
а – К155ИП2; б – 564СА1
Микросхема К155ИП2 имеет восемь информационных входов
(D0 – D7), два управляющих входа V1, V2 для задания вида паритета
и два выхода Y1, Y2. Наличие двух управляющих входов и двух выходов расширяет функциональные возможности микросхемы. Например, сигналами на входах V1 и V2 можно управлять полярностью выходных сигналов.
По принципу действия микросхема 564СА1 сходна с показанной
на рис. 2.3 схемой и отличается только тем, что содержит больше элементов «ИСКЛЮЧАЮЩЕЕ ИЛИ» и входов. Эта микросхема определяет паритет двоичного числа длиной до 12 разрядов. Она имеет 12 информационных входов (D0 – D11), один управляющий вход V и один
выход Y. Сигнал на управляющем входе V задает режим работы схемы: когда V = 0, обеспечивается четный паритет, т.е. при четном числе единиц на информационных входах Y = 0, а при нечетном – Y = 1.
При V = 1 имеет место нечетный паритет, обратный рассмотренному. Когда число разрядов в слове превышает двенадцать, можно использовать несколько микросхем, соединяя выход Y предыдущей схемы с входом V последующей.
40
2.1.2. Устройства сравнения
На основе функции равнозначности (ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ)
реализуют одну из распространенных в цифровых системах логических операций – поразрядное сравнение двоичных чисел. Устройства, выполняющие эту операцию, называют цифровыми компараторами. Результат сравнения может использоваться, например для
определения дальнейшего хода решения задачи ЭВМ. Схемы сравнения на равенство чисел используются также при поиске устройств
(принтера, дисплея, накопителя на жестком диске и т. п.) по их номеру, опознании заданных слов, для отметки времени в часах и т. д.
Устройства сравнения могут быть построены также из отдельных логических элементов. Рассмотрим пример синтеза простейшего цифрового компаратора для сравнения двух одноразрядных
чисел Z0 и X0.
Представим схему сравнения в виде «черного ящика» с входными переменными X0 и Z0. Выходом является логическая функция Y,
описывающая устройство. Составим таблицу истинности, которая
соответствует равенству двух одноразрядных чисел X0 и Z0:
Х0
Z0
Схема
сравнения
X0
0
0
1
1
Y
Z0
0
1
0
1
Y
1
0
0
1
Из таблицы видно, что два одноразрядных двоичных числа равны, когда они оба равны нулю или оба равны единице. Для составления логической функции устройства воспользуемся следующим
правилом: для каждой строки таблицы истинности, в которой значение выходного сигнала Y равно 1, составляется логическое произведение входных сигналов и после этого – логическая сумма всех
произведений. Если значение входного сигнала равно 0, то в произведении участвует отрицание входного сигнала. В результате получим логическую функцию
Y = X 0⋅Z 0 + X 0⋅Z 0
(произведения X 0 ⋅ Z 0 и X 0 ⋅ Z 0 , как видно из таблицы, равны нулю
и поэтому не учтены).
41
Автомат, реализующий эту функцию, должен выполнить ряд логических операций согласно полученной формуле. В общем случае порядок выполнения операций задается правилами проведения логических и математических вычислений с учетом старшинства операций
и скобок. В приведенной формуле последнее действие, после которого появится сигнал Y = 1, – логическое сложение. Следовательно,
на выходе устройства должен стоять элемент ИЛИ (рис. 2.5, а).
а
б
X0
Z0
X 0 · Z0
X 0 · Z0
1
X0
X0
Z0
Z0
1
Y
Y= X 0 ·Z 0 +X 0 ·Z 0
в
г
X0
1
&
X 0· Z0
Y = X 0 ·Z 0 +X 0 ·Z 0
&
Z0
1
X0
Z0
Z0
&
X0
Z0
Z0
Y
X0
Z0
X0
& X 0· Z0
1
Y
1
&
Y
&
1
1
Y = X 0 ·Z 0 +X 0 ·Z 0
Y = X 0 ·Z0 + X 0 ·Z0
Рис. 2.5. Этапы синтеза схемы сравнения двух одноразрядных чисел:
а – реализация логического сложения; б – реализация логических
произведений; в – реализация инверсий сигналов X0 и Z0;
г – окончательная схема
В этом элементе происходит сложение двух составных сигналов
X 0 ⋅ Z 0 и Х0 · Z0, но таких сигналов у нас нет, их надо предваритель-
но получить из исходных, используя логические элементы. Как это
сделать?
Нетрудно заметить, что входные сигналы для схемы ИЛИ на рис. 2.5, а
представляют собой логические произведения двух сигналов X0
и Z0, X 0 и Z 0 . Эти сигналы можно получить, используя устройства, осуществляющие логическое умножение – элементы И.
На рис. 2.5, б показан следующий шаг проектирования схемы логического автомата. Далее необходимо получить инверсию сигналов Х0
42
и Z0, для чего используются элементы НЕ (рис. 2.5, в). Окончательная схема, полученная после соединения одноименных входов, показана на рис. 2.5, г.
По такой методике может быть построен цифровой автомат для
сравнения двоичных чисел любой разрядности. Синтезированная
схема (рис. 2.5, г) содержит целый ряд отдельных логических элементов и при практической реализации получится весьма громоздкой.
Для снижения аппаратных затрат при построении схем сравнения
в реальных цифровых устройствах поступают иначе – используют
свойства логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, который
выпускается в виде микросхем.
Действительно, если сравнить таблицу истинности синтезированной схемы сравнения с таблицей истинности элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, то можно заметить, что они одинаковы, т. е.
элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ может быть использован для
сравнения двух одноразрядных чисел. В свою очередь, как известно,
для построения элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ на практике
используется последовательное включение элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и НЕ. В результате получается компактная и практичная
схема сравнения одноразрядных чисел, показанная на рис. 2.6.
Y= X 0 ·Z0 +X 0 ·Z0
X0
=1
&
Y= X 0·Z 0 +X 0 Z 0
Z0
Рис. 2.6. Практическая схема сравнения двух одноразрядных чисел
на стандартных логических элементах
Покажем тождественность данной схемы и синтезированной ранее. Для этого, используя за-коны алгебры логики, преобразуем логическую функцию Y:
Y = X 0 ⋅ Z 0 + X 0 ⋅ Z 0 = X 0 ⋅ Z 0 ⋅ X 0 ⋅ Z 0 = ( X 0 + Z 0) ⋅ ( X 0 + Z 0) =
= ( X 0 + Z 0) ⋅ ( X 0 + Z 0) = X 0 ⋅ X 0 + X 0 ⋅ Z 0 + X 0 ⋅ Z 0 + Z 0 ⋅ Z 0 =
= X 0 ⋅ Z 0 + X 0 ⋅ Z 0.
Отсюда следует, что схемы на рис. 2.5, г и 2.6 логически тождественны, однако последняя значительно проще в реализации.
43
Используя одноразрядные схемы сравнения, можно построить
устройства сравнения много-разрядных чисел. Очевидно, что многоразрядные двоичные числа равны друг другу, если равны одноименные разряды. Схемы побайтного сравнения многоразрядных чисел также содержат элементы ИСКЛЮЧАЮЩЕЕ ИЛИ. Структура
цифрового компаратора, выполняющего сравнение двух n-разрядных
двоичных чисел X = {Xn,…, X2, X1, X0} и Z = {Zn,…, Z2, Z1, Z0}, показана на рис. 2.7. Там же приведено условное графическое обозначение схемы сравнения.
а
б
X0
=1
X0
X1
Z0
X1
=1
Z1
1
X
Xnn
Y
X =Z
Z0
Z1
X
Xnn
ZZnn
=1
Zn
n
Рис. 2.7. Цифровой n-разрядный компаратор:
а – структура; б – условное графическое обозначение
На выходе Y будет сигнал логической единицы при полном совпадении всех соответствующих разрядов чисел X и Z (X0 = Z0, X1 = Z1,
…, Xn = Zn). Число входов элемента ИЛИ-НЕ на рис. 2.7, а равно
числу разрядов чисел.
В качестве примера на рис. 2.8 показаны структура устройства
сравнения двух двухразрядных чисел и его таблица истинности.
Четырехразрядные цифровые компараторы выпускаются отечественной промышленностью в виде самостоятельных микросхем (например, К555СП1, К564ИП2). Они помимо определения равенства
или неравенства двух четырехразрядных чисел допускают наращивание (без дополнительных логических элементов) с целью увеличения разрядности.
44
а
б
X0
=1
Z0
1
X1
Y
=1
Z1
число Z = {Z1, Z0}
число X = {X1, X0}
X1
Z1
X0
Z0
Y
0
0
0
0
1
0
0
0
1
0
0
0
1
0
0
0
0
1
1
1
0
1
0
0
0
0
1
0
1
0
0
1
1
0
0
0
1
1
1
0
1
0
0
0
0
1
0
0
1
0
1
0
1
0
0
1
0
1
1
0
1
1
0
0
1
1
1
0
1
0
1
1
1
0
0
1
1
1
1
1
Рис. 2.8. Двухразрядный цифровой компаратор:
а – структура; б – таблица истинности устройства
2.1.3. Сумматоры
В цифровой технике все операции производятся в двоичной системе счисления. Для упрощения аппаратуры все математические
операции (умножение, деление, вычитание, возведение в степень,
извлечение корня и т. д.) сводятся к сложению. Узел, предназначенный для сложения двоичных чисел, называется сумматором. Многоразрядные сумматоры состоят из одноразрядных, каждый из которых складывает два одноразрядных слагаемых, прибавляет к ним
значение переноса из младшего разряда и при необходимости формирует единицу переноса в старший разряд.
Построим схему простейшего одноразрядного сумматора с двумя
входами, который осуществляет сложение двух одноразрядных чисел
без прибавления к ним значения переноса из младшего разряда. Такой сумматор с двумя входами обычно называют полусумматором.
Согласно правилам сложения двоичных чисел можно записать
возможные варианты сумм двух одноразрядных двоичных чисел:
45
0 + 0 = 00,
0 + 1 = 01,
1 + 0 = 01,
1 + 1 = 10.
Полусумматор должен функционировать по этим правилам. Если
обозначить первое слагаемое – Х, второе – Y, результат сложения в разряде – S, перенос в следующий разряд – Р, то при сложении двух двоичных слагаемых Х и Y получается сумма Х + Y = РS. Первоначально функциональную схему полусумматора можно представить в виде устройства
с двумя входами X и Y и двумя выходами S и P. Будем считать, что Р
и S есть логические функции от Х и Y. Тогда, исходя из правил сложения, можно составить таблицу истинности полусумматора, устанавливающую соответствие между его входными и выходными сигналами.
X
S
Y
Полусумматор P
X
0
0
1
1
Y
0
1
0
1
S
0
1
1
0
Р
0
0
0
1
Выразим логические функции S(Х, Y ) и Р(Х, Y ) в виде формул. Из
таблицы видно, что логическая функция Р является конъюнкцией Х
и Y (Р = Х · Y ), а функция S является функцией ИСКЛЮЧАЮЩЕЕ
ИЛИ, которую, как известно, можно записать в виде
S = X ⋅Y + X ⋅Y .
Полученные уравнения для S и P позволяют по методике, изложенной в п. 2.2, построить схему полусумматора, показанную на рис. 2.9.
a
б
X
в
&
1
1
Y
S=X⊕Y
X
=1
S
Y
&
1
& P=X·Y
&
P
Рис. 2.9. Полусумматор:
а – функциональная схема; б – эквивалентная схема;
в – условное графическое обозначение
46
X HS
S
Y
P
Полученная схема не является оптимальной с точки зрения количества входящих в нее логических элементов, она может быть упрощена. Для этого сначала преобразуем уравнение S = X ⋅Y + X ⋅Y .
Применим следующий искусственный прием: согласно алгебре Буля
к правой части уравнения мы имеем право добавить два слагаемых –
X ⋅ X и Y ⋅Y (так как они равны нулю). Тогда получим
S = X ⋅Y + X ⋅Y + X ⋅ X + Y ⋅Y .
Сгруппируем слагаемые и вынесем общие множители:
S = X (Y + X ) + Y (Y + X ) = (Y + X ) ⋅ ( X + Y ).
Согласно теореме де Моргана X + Y = X ⋅Y , но Х · Y = Р, а следовательно, X ⋅Y = P , тогда S = ( X + Y ) ⋅ P . Теперь схему полусумматора можно представить следующим образом (рис. 2.10).
X
1
X+Y
&
Y
P
1
&
S = X ⊕Y =
= (X +Y)·P
P =X ·Y
Рис. 2.10. Упрощенная схема полусумматора
По сравнению с предыдущей данная схема дает экономию двух
элементов. При большом количестве таких полусумматоров в устройствах получается существенный выигрыш.
Синтезированный полусумматор может быть использован лишь
в разряде единиц – у него нет третьего входа для единицы переноса из младшего разряда. Для сложения в других разрядах используются сумматоры с тремя входами: два входа используются для подачи слагаемых Х и Y, третий – для сигнала переноса Р с предыдущего
разряда. На рис. 2.11 показаны его графическое обозначение и вариант реализации на двух полусумматорах.
47
а
б
Xi
Yi
Pi
S
P
Si
Xi
Pi+1
HS S
Yi
P
S'i
Si
HS S
P'i
P
1
Pi+1
Pi
i-й разряд
Рис. 2.11. Полный сумматор:
а – условное графическое обозначение; б – одноразрядный сумматор,
построенный из двух полусумматоров
Полный сумматор имеет дополнительный вход переноса Pi из
предыдущего разряда. Сигналы Si и Pi+1 на его выходах получаются
в результате сложения трех входных сигналов. Таблица истинности для одноразрядного сумматора с тремя входами имеет следующий вид:
Xi
Yi
Pi
Si
Pi+1
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
Последовательно соединяя полусумматор и несколько одноразрядных сумматоров с тремя входами, можно составлять многоразрядные двоичные сумматоры, складывающие одноименные разряды
слагаемых. В качестве примера на рис. 2.12 показана функциональная схема трехразрядного параллельного сумматора (разряды слагаемых на его входы поступают одновременно, в параллельном коде)
с последовательным переносом.
Такой сумматор складывает трехразрядные двоичные числа.
Числа-слагаемые обозначены {X2, X1, X0} и {Y2, Y1, Y0}. Сигналы, соответствующие значениям разряда единиц в слагаемых (X0 и
Y0), поступают на входы полусумматора. Входными сигналами для
48
первого сумматора являются сигнал переноса P1 с выхода полусумматора и значения X1 и Y1 второго разряда слагаемых. Наконец, второй полный сумматор складывает значения 3-го разряда слагаемых X2
и Y2 и сигнал переноса P2. В результате сложения двух трехразрядных двоичных чисел на выходе в зависимости от значения сигнала
переноса P3 получается трех- или четырехразрядная двоичная сумма.
Быстродействие параллельного сумматора ограничивается задержкой переноса, так как формирование сигнала переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал
переноса младшего разряда не распространится последовательно во
всей системе. Для увеличения быстродействия сумматоров разработаны и применяются специальные схемы ускоренного (сквозного,
параллельного и группового) переноса.
Числа-слагаемые
Х2 Х1 Х0
Y2 Y1 Y0
S0
Х0
Y0
Полусумматор
Х1
Y1
Полный
сумматор
1
Х2
Y2
Полный
сумматор
2
P1
S1
P2
S2
P3
Рис. 2.12. Трехразрядный параллельный сумматор
с последовательным переносом
Особенность рассмотренных сумматоров в том, что выходные сигналы определяются в любой момент времени комбинацией входных
сигналов, по-данных одновременно на его входы. Снятие входных
сигналов приводит к исчезновению выходных сигналов, т. е. такие
49
сумматоры не обладают памятью. Результат сложения обычно запоминается в отдельных регистрах.
Кроме рассмотренных простейших схем сумматоров на практике широко используют также накапливающие двоичные сумматоры и десятичные сумматоры. Накапливающий сумматор производит суммирование слагаемых, поочередно поступающих на его вход
в параллельном коде, и запоминает результат суммирования. Десятичные сумматоры используют двоично-десятичную систему счисления. При этом каждая десятичная цифра – от 0 до 9 – кодируется
четверкой двоичных разрядов – тетрадой со значениями соответственно от 0000 до 1001.
В сериях интегральных микросхем есть одно-, двух- и четырехразрядные сумматоры, которые можно объединить для получения сумматоров с любой разрядностью. В серию К155, например, входят
сумматоры: К155ИМ2 – двухразрядный и К155ИМ3 – четырехразрядный (рис. 2.13).
К155ИМ3
10
A1
11 B1
8
A2
7
B2
3
A3
4
B3
1
A4
16
B4
13
P0
К155ИМ2
2
3
A1
SM
B1
S1
P0
S2
14 A2
13
B2
P1
5
1
12
10
Рис. 2.13. Микросхемы сумматоров
50
SM
S1
S2
S3
S4
P4
9
6
2
15
14
2.2. Лабораторная работа № 2
Исследование схем контроля четности,
сравнения и сумматоров
Цель работы:
1. Смоделировать и исследовать работу устройств контроля четности, цифровых компараторов, сумматоров.
2. Приобрести навыки работы с программой Electronics Workbench
5.12.
2.2.1. Задания для самостоятельной подготовки
1. Изучить теоретическую часть темы и письменно ответить на
контрольные вопросы.
2. По заданной таблице истинности функции от трех переменных построить логическую схему на минимальном числе стандартных логических элементов. С помощью программы EWB получить
для нее таблицу истинности и сравнить с заданной. Стандартными
логическими элементами считать – И, ИЛИ, НЕ, 2И-НЕ, 2ИЛИНЕ, двухвходовой сумматор по модулю два. Число элементов в схеме не должно превышать шести. Номер варианта выбрать по номеру в журнале.
Вариант
1 2 3 4 5 6 7 8
9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
X1 X2 X3 Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y Y
0
0
0
1 1 1 0 1 1 1 0
1
1 0 1 0 1 0 1 1 0 1 1 0 1 0
0
0
1
1 1 0 1 1 1 0 1
1
0 1 1 0 0 1 1 0 1 1 0 1 1 0
0
1
0
1 0 1 1 1 0 1 1
1
0 0 0 1 1 1 0 1 1 1 0 0 0 1
0
1
1
0 1 1 1 1 0 0 0
0
1 1 1 1 1 1 0 0 0 0 1 1 1 1
1
0
0
0 0 0 0 0 1 1 1
1
1 1 1 1 1 1 0 0 0 0 0 0 0 0
1
0
1
0 0 0 0 0 0 0 0
0
0 0 0 0 0 0 1 1 1 1 1 1 1 1
1
1
0
0 0 0 0 0 0 0 0
0
0 0 0 0 0 0 0 0 0 0 0 0 0 0
1
1
1
0 0 0 0 0 0 0 0
0
0 0 0 0 0 0 0 0 0 0 0 0 0 0
51
2.2.2. Порядок выполнения работы
1. Соберите схему, изображенную на рис. 2.14.
F
E
A
A
B
B
C
C
D
D
Рис. 2.14. Схема формирования бита четности
четырехразрядного кода
Она содержит четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ (находится в каталоге Logic Gates, см. рисунок), выполняющих функции
сумматоров по модулю 2, и состоит из трех ступеней. На первой ступени попарно суммируются все биты исходного кода на входах А,
В, С, D. На второй ступени анализируются сигналы первой ступени
и устанавливается четность или нечетность суммы входного кода. На
третьей ступени полученный результат сравнивается с контрольным
сигналом на входе Е, задающим вид используемого контроля, в результате чего на выходе F формируется пятый дополнительный бит четности, сопровождающий информационный сигнал в канале передачи.
52
2. Исследуйте схему c помощью логического преобразователя.
Логический преобразователь можно взять в каталоге Instruments.
Помещенный на рабочее поле прибор можно развернуть двойным
щелчком левой кнопки мыши.
Для получения таблицы истинности необходимо нажать клавишу
на лицевой панели преобразователя:
Для просмотра составляющих булева выражения необходимо мышью поместить курсор в дополнительный дисплей и передвигать его
клавишами управления курсором.
Результаты моделирования формирователя, полученные с помощью логического преобразователя, показаны на рис. 2.15 в виде
таблицы истинности (из 32 комбинаций на рис. 2.15 видны только
первые 16, остальные просматриваются с помощью линейки прокрутки).
Рис. 2.15. Результаты моделирования схемы
53
3. Соберите схему по рис. 2.16 и проверьте правильность ее функционирования, подавая на входы двоичные комбинации с генератора слова.
+Vcc
+Vcc
[Space]
1
2
3
4
5
6
7
G
H
NC
I
EVEN
ODD
GND
VCC
F
E
D
C
B
A
14
13
12
11
10
9
8
74280
Рис. 2.16. Схема включения ИМС 74280 (К555ИП5)
Правильность функционирования схемы проверяется с помощью
генератора слов, при этом тип контроля задается по входу I (0 – четность, 1 – нечетность) и выбирается переключателем Space. На входы
рассматриваемого устройства A – H подаются различные двоичные
комбинации; состояние выходов ИМС (EVEN – прямой, ODD –
инверсный) контролируется подключенными к ним логическими
пробниками. Генератор слова находится в каталоге Instruments.
Перед включением схемы необходимо запрограммировать генератор слова (например, ввести первые одиннадцать строк). Набор двоичных комбинаций производится в строке, находящейся в правой
нижней части панели. Курсор мыши устанавливается в окне, и при
помощи клавиатуры вводится комбинация нулей и единиц.
Для набора следующей комбинации необходимо на экране, находящемся в левой части панели, выбрать следующую строку при помощи курсора мыши, а затем курсор необходимо снова перенести
в нижний правый экран и там набрать новую двоичную комбинацию.
На расположенные в самом низу генератора клеммы – индикаторы
54
выдается сформированное слово. Для осуществления пошагового режима нужно нажимать кнопку STEP.
Необходимая для моделирования микросхема находится в каталоге Digital Ics. Выберите микросхему серии 742 и перенесите на рабочий стол, затем в появившемся окне найдите необходимую модель
74280 и нажмите Accept.
Для того чтобы схема начала работать, необходимо нажать переключатель питания, находящийся в правом верхнем углу панели инструментов.
4. Соберите схему на рис. 2.17, проведите ее исследование в режимах A = B, A > В, А < В и проанализируйте полученные результаты.
55
A<B
A
A=B
B
A>B
Рис. 2.17. Схема одноразрядного цифрового компаратора
Компаратор состоит из двух элементов НЕ, четырех элементов И
и одного элемента ИЛИ-НЕ.
Для исследования компаратора к нему подключен логический
преобразователь. Подсоединяя его выходную (правую) клемму к каждому выходу компаратора, можно получить таблицу истинности и булево выражение для каждого режима работы компаратора. Результаты моделирования для случая A > В представлены на рисунке. Видно,
что условию A > В соответствует строка таблицы истинности A = 1,
B = 0. Этому условию и отвечает булево выражение на дополнительном дисплее.
5. Соберите схему, изображенную на рис. 2.18, и определите внутреннюю структуру полусумматора.
Рис. 2.18. Схема подключения полусумматора
к логическому преобразователю
После подключения полусумматора к логическому преобразователю последовательно нажимаем кнопки
56
в ре-
зультате получаем таблицу истинности и булево выражение. Сравнивая полученные данные с таблицами истинности базовых логических
элементов, приходим к выводу, что по выходу Σ полусумматор выполняет функцию элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. Подключив
выходную клемму преобразователя к выходу Со полусумматора и
проделав аналогичные действия, приходим к выводу, что в таком
включении полусумматор выполняет функцию элемента И. Следовательно, структура полусумматора имеет следующий вид (рис. 2.19).
A
SUMM
Co
B
Рис. 2.19. Структура библиотечного полусумматора
6. Соберите схему для исследования структуры полного сумматора (рис. 2.20). Проведите эксперименты, аналогичные экспериментам п. 5.
Рис. 2.20. Схема для исследования полного сумматора
7. Используя стандартные ИМС из библиотеки элементов EWB
и рис. 2.12, соберите и исследуйте схему трехразрядного параллельного сумматора с последовательным переносом.
57
2.2.3. Содержание отчета
Отчет должен содержать:
1. Название и цель работы.
2. Краткие теоретические сведения.
3. Выполненные задания для самостоятельной подготовки.
4. Схемы, таблицы истинности, выводы по результатам исследований.
2.3. Контрольные вопросы
1. Поясните назначение и принцип действия системы с контролем четности.
2. Какие ошибки устраняет контроль на четность?
3. Какая схема может быть использована для контроля на четность
двухразрядных чисел?
4. Нарисуйте структуру четырехразрядного устройства контроля четности.
5. Каково назначения устройства сравнения?
6. Синтезируйте устройство сравнения двух одноразрядных чисел.
7. Нарисуйте схему двухразрядного устройства сравнения.
8. Составьте таблицу истинности двухразрядного устройства сравнения.
9. Нарисуйте схему n-разрядного устройства сравнения.
10. Какие устройства называют сумматорами?
11. Пусть параллельный сумматор обеспечивает суммирование чисел до 6310. Сколько разрядов содержит схема сумматора?
12. Нарисуйте условное графическое обозначение полусумматора.
13. Нарисуйте условное графическое обозначение полного сумматора.
14. Составьте таблицу истинности полусумматора.
15. Составьте таблицу истинности полного сумматора.
16. Нарисуйте схему двухразрядного параллельного сумматора.
17. Чем ограничивается быстродействие параллельного сумматора?
Текущий тест
1. В случае проверки на четность двухразрядного двоичного кода
схема формирования контрольного бита состоит из одного элемента:
а) ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ;
58
б) ИСКЛЮЧАЮЩЕЕ ИЛИ;
в) ИЛИ-НЕ.
2. Устройство, выполняющее поразрядное сравнение двоичных
чисел, называется:
а) цифровой компаратор;
б) регистр;
в) сумматор.
3. Узел, предназначенный для сложения двоичных чисел, называется:
а) регистр;
б) триггер;
в) сумматор.
4. Быстродействие параллельного сумматора ограничивается:
а) задержкой переноса;
б) ошибкой в сложении;
в) ускорением переноса.
5. Контроль на четность обнаруживает ошибки;
а) возникающие в одном разряде;
б) возникающие в двух разрядах;
в) озникающие в трех разрядах.
6. Назначение контрольного бита – доводить число единиц в каждом передаваемом слове до:
а) пределенного числа;
б) четного или нечетного.
7. Сумма всех единиц в передаваемом слове, включая контрольный бит в случае нечетного паритета, должна быть:
а) четной;
б) нечетной.
8. На основе функции равнозначности реализуют:
а) сложение двоичных чисел;
б) поразрядное сравнение двоичных чисел;
в) умножение двоичных чисел.
9. Десятичные числа при вводе в ЭВМ преобразуются:
а) в восьмеричные;
б) в двоичные;
в) в шестнадцатеричные.
10. К техническим характеристикам сумматора относят:
а) количество элементов;
б) объем памяти;
в) быстродействие.
59
3. ИНТЕГРАЛЬНЫЕ ТРИГГЕРЫ
3.1. Основные теоретические сведения
Триггер – это устройство с двумя устойчивыми состояниями равновесия, предназначенное для записи и хранения информации.
Триггеры широко используются во многих узлах электронной
аппаратуры в виде самостоятельных изделий или в качестве базовых
элементов для построения других, более сложных устройств (счетчиков, регистров, запоминающих устройств). Одно из основных применений триггеров – запоминание информации. Под памятью триггера
подразумевают способность оставаться в заданном состоянии и после прекращения действия переключающего сигнала. Под действием
входных сигналов триггер может переключаться из одного устойчивого состояния в другое. При этом напряжение на его выходе скачкообразно меняется.
Триггер имеет два выхода: прямой Q и инверсный Q . Уровнями
напряжения на этих выходах определяется состояние, в котором находится триггер: если напряжение на выходе Q соответствует уровню логического нуля (Q = 0), то принимается, что триггер находится
в состоянии 0, при Q = 1 триггер находится в состоянии 1.
3.1.1. Триггерные системы
В современной микроэлектронике триггеры используются, как
правило, в виде системы, состоящей из собственно триггера, играющего роль ячейки памяти, и устройства управления (рис. 3.1).
Устройство управления представляет собой комбинационное устройство, преобразующее входную информацию в комбинацию сигналов, под действием которых собственно триггер принимает одно из
двух устойчивых состояний. В триггерных системах в интегральном
исполнении собственно триггер и устройство управления составля60
ют функциональный единый узел и под словом «триггер» подразумевают именно всю систему.
S'
A
B
R'
Устройство
управления
V
Q
Ячейка
памяти
(собственно
триггер)
Q
C
S
R
Рис. 3.1. Обобщенная структурная схема триггерной системы:
A, B – информационные (логические) входы; V – подготовительный вход
(предустановка); C – синхронизирующий (тактовый) вход;
S ', R' – внутренние входы ячейки памяти; S, R – внешние входы ячейки
памяти; Q, Q – внешние выходы
Главную роль в формировании свойств триггерной системы играет управляющее устройство, которое имеет разнообразные схемные
решения. Логическая структура управляющего устройства, число
и назначение входов, обратные связи с выхода ячейки памяти на
входы, обратные связи с выхода ячейки памяти на выходы – все это
определяет функциональные свойства триггерной системы в целом.
Изменяя схему устройства управления и способы ее связи с ячейкой
памяти, можно получить триггеры с разными функциональными
свойствами. В простейшем варианте управляющее устройство может отсутствовать. В этом случае входные сигналы воздействуют непосредственно на запоминающую ячейку.
Входные сигналы в зависимости от выполняемой роли подразделяются на три категории: информационные (логические), подготовительные (разрешающие) и исполнительные (командные).
Сигналы на информационных входах определяют информацию, которая будет записана в триггер. Роль подготовительных и исполнительных сигналов – вспомогательная: с помощью подготовительных сигналов можно в нужный момент времени прервать действие триггера,
сохранив информацию на выходе. Исполнительные сигналы задают
61
момент приема входной информации триггером и служат для синхронизации работы ряда устройств, образующих функциональный
узел. Эти сигналы часто так и называют – синхронизирующими,
или тактовыми.
По характеру входных сигналов различают три типа входов триггеров: информационные (логические), предустановки (подготовительные) и синхронизирующие (тактовые). Информационные
входы имеются у всех триггеров, тогда как подготовительные и тактовые могут отсутствовать. Входы триггера обозначаются условными метками, в качестве которых используют буквы латинского алфавита.
Информационные входы:
R (от англ. reset – сброс) – вход сброса триггера в состояние 0;
S (от англ. set – установка) – вход установки триггера в состояние 1;
T (от англ. toggle – кувыркаться) – счетный вход;
D (от англ. delay – задержка) – вход установки триггера в состояние, соответствующее логическом уровню на этом входе;
J – вход установки универсального триггера в состояние 1;
K – вход установки универсального триггера в состояние 0.
Управляющие входы:
C – вход синхронизации (тактирующий вход);
V – подготовительный вход разрешения приема информации.
При нескольких входах одного назначения к буквам добавляют
цифры, например S1, S2, C1, C2 и т. д. Наименование триггера определяется типами его основных входов. Например, RS-триггер – триггер, имеющий входы типов R и S. Помимо простейших RS-триггеров
широко применяются D (DV)-, T (TV)-, J-триггеры, построенные на
основе RS-триггера. Функциональная зависимость между входными
и выходными сигналами триггеров может быть выражена разными
способами: временными диаграммами, характеристическими уравнениями, таблицами истинности, графами переходов.
3.1.2. Асинхронные и синхронные триггеры
Независимо от способа организации логических связей триггеры
различаются по способу ввода информации и по этому признаку могут быть асинхронными и синхронными.
У асинхронных триггеров имеются только информационные (логические) входы. Асинхронные триггеры отличает свойство срабатывать непосредственно за изменением сигналов на входах.
62
У синхронных триггеров смены сигналов на входах еще недостаточно для срабатывания. Необходим дополнительный командный
импульс, который подается на синхронизирующий, или, как его чаще
называют, тактирующий вход. Синхронизирующие сигналы вырабатываются специальным генератором тактовых импульсов, который
и задает частоту смены информации в дискретные моменты времени t1, t2, ..., t n-1, t n. В эти же моменты обновляется информация на выходах триггера, которая поступает на входы последующих устройств.
Синхронизация обеспечивает привязку сигналов ко времени и объединяет в общем ритме работу многих узлов аппаратуры.
Для сравнения показаны временные диаграммы работы асинхронного и синхронного триггеров, рис. 3.2.
а
б
C
0
S
S
помеха
0
R
t
0
Q
t
0
t
помеха
0
R
t
0
Q
t
t 0
t
Рис. 3.2. Временные диаграммы работы триггеров:
а – асинхронного; б – синхронного
Для асинхронного триггера тактом считается интервал времени
между очередными срабатываниями, причем длительность тактов
не регламентируется.
Основной недостаток асинхронных триггеров, ограничивающий
их ис-пользование в быстродействующей аппаратуре, – незащищенность перед явлением состязаний. Явление состязаний, или гонок,
состоит в том, что сигналы, поступающие на разные информационные входы триггера, проходят по разным цепям, причем через различное число элементов. Вследствие задержек распространения между сигналами возможны временные сдвиги, которые будут меняться
с колебаниями температуры и по мере старения деталей. Состязания
сигналов могут оказаться причиной ложных срабатываний триггера.
Тактированием этот недостаток удается устранить.
63
Синхронные триггеры сравнительно с асинхронными триггерами обладают также более высокой помехоустойчивостью. Опрокидывание синхронных триггеров происходит только при участии тактовых импульсов. В остальное время на входные сигналы, равно как
и помехи, триггер не реагирует. При асинхронном управлении опрокидывание может произойти как от полезного сигнала на входе, так
и от помехи (рис. 3.2, а).
Асинхронные триггеры обычно используют в качестве ключей,
прерывателей, делителей частоты, асинхронных счетчиков. В вычислительной и цифровой технике, связанной с обработкой и образованием информации, почти везде применяются синхронные триггеры.
3.1.3. Способы управления триггерами
В зависимости от того, какой параметр входных сигналов используют для записи информации, различают триггеры со статическим
управлением записью (управляемые по уровню входного сигнала),
с динамическим управлением (управляемые по фронту или срезу)
и двухступенчатые триггеры.
Для асинхронных триггеров в качестве управляющих служат сигналы на информационных входах. Для синхронных триггеров управляющим сигналом служит тактовый импульс.
Триггер со статическим управлением срабатывает в момент, когда
входной сигнал достигает порогового уровня (рис. 3.3, а).
а
«Прозрачность»
для входного сигнала
Uпор
б
в
Uпор
прием
во входную
ступень
t
Uпор
Рис. 3.3. Момент срабатывания триггеров
с разными способами управления:
а – статическим; б – прямым динамическим (по фронту 0, 1);
в – инверсным динамическим (по срезу 1, 0)
Это простейший вид управления: так переключаются, например
асинхронные RS-триггеры. Однако если статическое управление
64
использовать в синхронных триггерах, то вполне может возникнуть
нежелательная ситуация, когда за время действия тактового импульса
t на информационных входах произойдет смена сигналов, что вызовет лишнее срабатывание триггера еще до прихода следующего тактового импульса. От этого недостатка свободны триггеры с динамическим и двухступенчатым управлением.
Триггеры с динамическим управлением реагируют либо на перепад напряжения от нуля к единице (рис. 3.3, б), либо от единицы
к нулю (рис. 3.3, в), т. е. сигналы, поступающие на динамический
вход, воспринимаются только в те моменты времени, когда их состояние изменяется определенным образом.
Двухступенчатые триггеры содержат две ячейки памяти (рис. 3.4),
запись информации в которые происходит последовательно в разные моменты времени. Такую структуру триггеров называют системой «ведущий-ведомый» или MS-структурой (от англ. master-slave –
«хозяин-невольник»).
а
б
Ведущий (M)
А
А
Ведомый (S)
Т
S Т
Q
c1
0
В
В
t
c2
Q
R
0
С1
t
С2
Рис. 3.4. Двухступенчатый триггер:
а – логическая структура; б – временная диаграмма
Первая ступень – «ведущий» триггер – служит для промежуточной
записи входной информации, а вторая – «ведомый» триггер – для последующего запоминания и хранения. У двухступенчатых триггеров
формирование нового состояния происходит за два такта, поэтому
иногда их называют двухтактными. Функциональные свойства всей
триггерной системы определяются первой ступенью. Ввод информации в ведущую ступень происходит с приходом тактового импульса C1. Внешне срабатывание первой ступени никак не проявляется
в виду того, что ее выходы соединены с входами второй ступени, которая
65
в это время блокирована. Перезапись состояния ведущего триггера
в ведомый осуществляется с приходом второго импульса C2. В это
время и происходит обновление информации на внешних выводах
Q и Q . Управлять двухступенчатым триггером можно не только двумя, но и одним тактовым импульсом: запись в ведущую ступень – по
его фронту 0, 1; перезапись в ведомую – по его спаду 1, 0 (рис. 3.3, в).
В технической литературе на английском языке триггеры с динамическим и двухступенчатым управлением обычно называют flip-flop
(щелчок-хлопок), а со статическим управлением – latch (защелка). Термин «триггер-защелка» применяется и в отечественной литературе.
Символом триггера на схемах служит заглавная буква T. Двухступенчатые триггеры MS-структуры условно обозначают двумя буквами TT. Свойства входов и выходов обозначают указателями (рис. 3.5).
Прямые статические входы и выходы указателей не имеют.
а
в
д
б
г
е
Рис. 3.5. Указатели входов и выходов триггеров на схемах:
а, б – прямой статический вход и выход; в, г – инверсный статический
вход и выход; д – прямой динамический вход;
е – инверсный динамический вход
3.1.4. Активные и пассивные логические уровни элементов
И-НЕ и ИЛИ-НЕ
Интегральные триггеры обычно реализуются на логических элементах И-НЕ, ИЛИ-НЕ. Анализ таблиц истинности, описывающих
эти элементы (рис. 3.6), показывает следующие закономерности:
1) если на один из входов элемента И-НЕ подан логический 0 (лог. 0),
то на выходе этого элемента возникнет логическая 1 (лог. 1) независимо от того, каковы логические уровни на других входах;
2) лог. 1, поданная на один из входов элемента ИЛИ-НЕ, установит на выходе уровень лог. 0, который не будет зависеть от логических уровней, действующих на других входах элемента.
66
а
б
Y
1
1
1
0
X2
0
1
0
1
X1
0
0
1
1
X1
X2
Y
&
X2
0
1
0
1
X1
0
0
1
1
Y
1
1
0
0
X1
X2
1
Y
Рис. 3.6. Логические элементы и соответствующие таблицы истинности:
а – И-НЕ; б – ИЛИ-НЕ
Такие логические уровни, которые, действуя на одном из входов
элемента, однозначно задают логический уровень на его выходе независимо от уровней на других входах, называют активными логическими уровнями.
Активный логический уровень для элементов И-НЕ – уровень
лог. 0, для элементов ИЛИ-НЕ – уровень лог. 1. Уровни, обратные
активным, называют пассивными. Пассивными уровнями для элементов И-НЕ служит уровень лог. 1, для ИЛИ-НЕ – уровень лог. 0.
Пользование понятиями активного и пассивного логических
уровней значительно облегчает анализ функционирования триггеров на элементах И-НЕ и ИЛИ-НЕ.
3.1.5. Асинхронный RS9триггер с прямыми входами
Логическая структура триггера показана на рис. 3.7, а.
в
а
R
г
Q
1
Активный
уровень S
лог. 1
1
Q
б
S
R
S
R
Такт (n+1)
Такт n
Q
Q
Qn
0
0
0
0
1
1
1
1
Sn
0
Rn
Q n+1
Q –n+1
1
0
1
S
Режим
0
R
уст. 0
1
0
1
0
уст. 1
0
1
0
1
0
1
0
0
н/о
0
1
1
н/о
1
н/о
1
0
0
н/о
хран. 0
запрет
уст. 0
уст. 1
хран. 1
запрет
1
1
0
0
1
Импульсы
установки Q = 1
хранение Q = 1
импульсы
установки Q = 0
t
0
Q
t
0
t
Q
t
Исходное Хранение Q = 1
состояние
Рис. 3.7. RS-триггер с прямыми входами:
а – логическая структура; б – условное графическое обозначение;
в – таблица истинности; г – временные диаграммы
67
Триггер построен на двух элементах ИЛИ-НЕ, охваченных цепями обратных связей, для чего выход каждого элемента подключен
к одному из выходов другого элемента. Триггер имеет два входа:
S (= 1) – вход установки в состояние Q = 1, R (= 1) – вход сброса в состояние Q = 0. Как видно из рис. 3.7, а, при S = 0 и R = 1 получим
Q = R +Q = 1 +Q = 0 ,
Q = S +Q = 0 + 0 = 1 .
Аналогично при S = 1 и R = O на выходах триггера будут уровни
Q = S +Q = 1 +Q = 0 ,
Q = R +Q = 0 + 0 = 1 .
Результат для Q получен с учетом того, что уровень лог. 1 является активным для элементов ИЛИ-НЕ, т. е. при S = R = 0 сохраняется
выходной сигнал Q такой же, каким он был в предыдущем такте.
Таким образом, RS-триггер с прямыми входами работает по следующему алгоритму:
1) при S = 1 и R = 0 происходит установка триггера в устойчивое
состояние с Q = 1 и Q = 0 (запись единицы; говорят: «триггер установлен»);
2) при R = 1 и S = 0 происходит установка триггера в другое устойчивое состояние с Q = 0 и Q = 1 (запись нуля; говорят: «триггер сброшен»);
3) при S = R = 0 триггер сохраняет то устойчивое состояние, которое имел до прихода этих сигналов (режим хранения информации,
режим памяти). На этом свойстве триггера и основано его использование в качестве элемента памяти.
Четвертая комбинация сигналов на входах триггера S = R = 1 является запрещенной. Действительно, при S = R = 1 оба входных сигнала равны нулю:
Q = R +Q = 1 +Q = 0 ,
Q = S +Q = 1 +Q = 0 .
Если теперь одновременно снять единицы с входов S и R (подать S = R = 0), то оба элемента начнут переключаться в единичное состояние, каждый стремясь при этом оставить своего партне68
ра в нуле. Какой элемент одержит в этом поединке победу – зависит
от многих заранее неизвестных факторов, и результирующее состояние триггера оказывается неопределенным, неуправляемым: с равной вероятностью состояние триггера может стать как единичным,
так и нулевым. Слова «запрещенная комбинация» следует понимать
не буквально как опасность для самой схемы, а как указание на то,
что такое сочетание входных сигналов ведет к непредсказуемому поведению триггера и при использовании таких триггеров принимают
меры для его исключения.
При переключении триггера из одного устойчивого состояния
в другое его элементы последовательно переключаются и время переключения равно удвоенному среднему времени задержки распространения сигнала в элементе ИЛИ-НЕ: tпер = 2tзад.ср.
Очевидно, чем меньше tпер, тем большее число переключений
триггера можно произвести в единицу времени, т. е. будет выше быстродействие триггера. При построении быстродействующих цифровых устройств выбирают серии интегральных схем, содержащие
быстродействующие триггеры.
Таблица истинности триггера, характеризующая его работу,
и временные диаграммы, иллюстрирующие действие этого триггера,
показаны на рис. 3.7, в (н/o – неопределенная, запрещенная комбинация). Из них видно, что для каждого опрокидывания триггера необходимо чередование входных сигналов S и R.
Из временной диаграммы следует также еще одна особенность работы триггера: после подачи на один из входов триггера импульса,
установившего его в одно из устойчивых состояний, последующая
подача на этот вход любого количества импульсов не изменит состояние триггера (см. действие 3-го импульса на входе S). Это аналогично тому, что бесполезно включать выключатель, если он уже включен.
Аналитически функционирование рассматриваемого триггера описывается логическим выражением, т. е. триггер устанавливается в состояние Q = 1 под действием входного уровня S = 1 либо остается
в этом состоянии Q = 1, если R = 0 и прежнее состояние триггера было
Qn = 1 (сравните с таблицей состояний и временными диаграммами).
На практике для построения таких триггеров наибольшее применение находят микросхемы К155ЛЕ1 , К555ЛЕ1, КР1531ЛЕ1,
КР1533ЛЕ1 (ТТЛ), К176ЛЕ5, К561ЛЕ5, К564ЛЕ6, КР1554ЛЕ1,
КР1561ЛЕ5 (КМОП), содержащие логические элементы ИЛИ-НЕ.
Выпускаются также КМОП ИС RS-триггеров: К561ТР2, К564ТР2.
69
3.1.6. Асинхронный RS9триггер с инверсными входами
Логическая структура триггера приведена на рис. 3.8.
Схемно он не отличается от триггера на элементах ИЛИ-НЕ, но
закон функционирования имеет иной, поскольку элементы И-НЕ
переключаются сигналами логического нуля (активный уровень для
этих элементов – лог. 0). Этот вариант триггера называют RS -триггером с инверсными входами. На условных графических обозначениях подобные триггеры для наглядности изображают в отрицательной логике (кружки на входе триггера на рис. 3.8, б).
а
в
S
Активный
уровень
лог. 0
R
&
&
Q
R
S
R
Т
Q
Режим
Qn
Sn
Rn
Q n+1
0
0
1
1
Q n+1
0
уст. 1
0
1
0
0
1
уст. 0
0
0
0
н/о
н/о
запрет
0
1
1
0
1
1
1
0
1
хран. 0
0
0
1
0
1
0
н/о
0
1
н/о
0
уст. 1
уст. 0
запрет
хран. 1
1
1
Q
Такт (n+1)
Такт n
Q
б
S
г
1
1
1
S
Импульсы установки Q = 1
0
R
импульсы установки Q = 0
t
0
Q
t
0
Q
t
0
t
Исходное
состояние
Рис. 3.8. RS -триггер с инверсными входами:
а – логическая структура; б – условное графическое обозначение;
в – таблица истинности; г – временные диаграммы
Вход S (= 0) триггера служит для установки Q = 1, R (= 0) – для
сброса триггера в состояние Q = 0. Штрихи над обозначениями входов
показывают, что управление осуществляется сигналами низкого уровня.
Как видно из временных диаграмм (рис. 3.8, г), когда на входы R
и S поступают внешние сигналы высокого уровня, т. е. R = S = 1,
триггер находится в одном из своих устойчивых состояний (например, Q = 1 и Q = 0, как показано на рисунке). При S = 0 и R = 1
на выходах триггера будут уровни:
Q = S ⋅Q = Q ⋅ 0 = 1 ,
Q = R ⋅Q = 1 ⋅1 = 0 .
При S = 1 и R = 0:
70
Q = R ⋅Q = 0 ⋅Q = 1 ,
Q = S ⋅Q = 1 ⋅1 = 0 .
Если после этого подать входные сигналы R = S = 1, то на выходе Q триггера сохраняется выходной сигнал Q такой же, как в предыдущем такте.
Как и для триггера с прямыми входами, одновременная подача активных уровней ( R = S = 0) на оба входа не допускается.
Логическое уравнение, описывающее функционирование
RS -триггера, такое же, как и для RS-триггера с прямыми входами.
Таким образом, инверсный RS -триггер реализуется на двух логических элементах И-НЕ. Смена состояний RS -триггера происходит
при поступлении на входы сигналов низкого уровня. Триггер реагирует на первый импульс в последовательности импульсов, поступающих
на вход R или S .
Из логических элементов И-НЕ для построения этих триггеров
на практике наиболее часто применяют элементы интегральных микросхем типов К155ЛАЗ, К555ЛАЗ, КР1533ЛА3 (ТТЛ), К176ЛА7,
К561ЛА7, К564ЛА7, КР1554ЛА3 (КМОП). Выпускаются также
ТТЛШ ИС инверсных RS-триггеров: К555ТР2, КР1533ТР2.
Широкому использованию асинхронных RS-триггеров в качестве
самостоятельных устройств препятствуют их серьезные недостатки:
наличие запрещенных комбинаций входных сигналов, подача информации по двум отдельным входам, низкая помехоустойчивость.
3.1.7. Статический синхронный D9триггер
Этот тип синхронного триггера исключительно широко используется в цифровых устройствах. Свободен от всех недостатков RSтриггера. В простейшем случае D-триггер (рис. 3.9, а) образован из
RS -триггера и входной схемы управления на двух логических элементах И-НЕ. Имеет лишь один информационный вход, называемый входом D. Вход C – управляющий и служит для подачи синхронизирующего сигнала, определяющего момент записи информации.
Описание работы триггера при различных комбинациях входных сигналов представлено в таблице истинности на рис. 3.9, в. Из таблицы
и временных диаграмм (рис. 3.10), иллюстрирующих процесс хранения и записи информации, видно, что D-триггер находится в режиме
71
хранения при C = 0 и в режиме записи при C = 1. Такое функционирование описывается логическим выражением
Qn+1 = C · Q n + C · D.
а
D
C
б
S
&
&
&
R
&
в
D
Q
T
Q
C
Q
Q
Qn+1
Qn+1
Режим
0·1=1
Qn
Qn
хран.
Qn
хран.
C
D
S=C·D R=C·S
0
0
0·0=1
0
1
0·1=1
0·1=1
Qn
1
0
1·0=1
1·1=1
0
1
уст. 0
1
1
1·1=1
1·0=1
1
0
уст. 1
Рис. 3.9. D-триггер на логических элементах И-НЕ:
а – логическая структура; б – условное графическое обозначение;
в – таблица истинности
Триггер задерживает выходной сигнал до окончания того такта,
в котором он был записан (моменты t2 и t5 на рис. 3.10). Отсюда и произошло название триггера (от англ. delay – задержка).
C
0
t
D
0
устан.
S
t
Q=1
0
t
R устан. Q = 0
0
t
Q
0
t
Q
0
t
t1
t2
t2 t4
t5
Рис. 3.10. Временные диаграммы сигналов в D-триггере
72
Если сигнал на входе D изменится во время действия синхроимпульса, то в триггере окажется записанной та информация, которая
предшествовала окончанию синхроимпульса, – момент t3 на рис. 3.10.
Поэтому изменение информации на входе D должно происходить
только при C = 0, иначе возникнут нарушения в работе.
Статический синхронный D-триггер в литературе часто называют «триггер-защелка», «триггер-фиксатор». Примерами выпускаемых промышленностью D-триггеров-защелок могут служить микросхемы К155ТМ5, К155ТМ7, К555ТМ7, КР1533ТМ7 (ТТЛ), К561ТМ3
(КМОП), которые содержат по четыре триггера с объединенными
С-входами.
3.1.8. Динамический синхронный D9триггер
Такой триггер исключает сквозную передачу сигнала с D-входа
на выход триггера во время действия синхроимпульса. В триггере
с динамическим управлением информация записывается только в момент перепада напряжения на входе синхронизации. Схема, обозначение и временные диаграммы динамического D-триггера изображены на рис. 3.11. Триггер состоит из трех статических RS -триггеров.
Первые два триггера, собранные соответственно на элементах D1, D3
и D2, D4, производят подготовку информации. Третий триггер (D5,
D6) записывает предварительно логически обработанную информацию. Такое двухступенчатое построение динамического триггера
и позволило избавиться от прямого «пролезания» сигнала с D-входа
на выход триггера во время действия синхроимпульса. Рассмотрим
работу триггера, учитывая, что в каждый момент времени значения
выходных сигналов логических элементов равны:
X 2 = D ⋅ X 4 , X 1 = X 2 ⋅ X 3 , X 3 =C ⋅ X 1 , X 4 =C ⋅ X 2 ⋅ X 3 .
Пока синхросигнал C равен нулю, Х3 = Х4 = 1, таким образом, на входах выходного RS -триггера действуют пассивные уровни. Поэтому
в паузах между синхроимпульсами выходной RS -триггер находится
в режиме хранения информации, а сигналы на входах элементов D1,
D2 полностью определяются входным информационным сигналом:
X 2 = D ⋅ X 4 = D ⋅1 = D ,
X 1 = X 2 ⋅ X 3 = D ⋅1 = D .
73
а
б
T
D
&
Q
в
C
0
X1
D
D1
C
X3 = S
&
D3
&
D4
X4 = Q
&
D5
&
D6
Q
Q
C
Q
0
X2
0
г
D
D2
R
t
t
X1
S
T
Q
0
X4 = R
&
t
t
D
0
X2
X3 = S
Q
C
0
R
Q
0
t
t
t
Q
0
t
Рис. 3.11. Динамический синхронный D-триггер:
а – логическая структура; б – условное обозначение;
в – временные диаграммы; г – условное обозначение
универсального D-триггера
Сигналы Х1 и Х2, действующие на входы элементов D3 и D4, инверсны по отношению друг к другу, поэтому при появления синхросигнала C = 1 только один из них разрешает прохождение синхросигнала через один из элементов D3 или D4:
При C = 1 и D = 1 имеем режим установки Q = 1:
S = X 3 = C ⋅ X 1 = C ⋅ D = 1 ⋅1 = 0 ,
R = X 4 = C ⋅ X 2 ⋅ X 3 = C ⋅ D ⋅ X 3 = 1 ⋅ 0 ⋅1 = 1 .
При C = 1 и D = 0 имеем режим установки Q = 0:
S = X 3 = 1⋅ 0 = 1 ,
R = X 4 = 1 ⋅1 ⋅1 = 0 .
Временные диаграммы на рис. 3.11, в построены без учета задержек распространения сигнала в каждом логическом элементе (идеализированы).
74
Пунктиром показан случай, когда изменение информационного
сигнала D происходит во время действия синхроимпульса С. Анализ
показывает, что этот сигнал проходит только на выход элемента D2
и не пропускается элементами D3 и D4.
Таким образом, в рассмотренном триггере с динамическим управлением запись (установка выходного сигнала) сигнала производится
по положительному перепаду синхроимпульса, что отражено на рис.
3.11, б меткой. Если же динамический D-триггер построить на элементах ИЛИ-НЕ по аналогичной схеме, то переключение триггера
будет происходить по отрицательному перепаду сигнала С.
Небольшое усложнение схемы рис. 3.11, а позволяет получить универсальный D-триггер (рис. 3.11, г), выполняющий функции как RS
-триггера, так и динамического D-триггера. Модернизация заключается в замене всех двухвходовых элементов И-НЕ на трехвходовые
элементы И-НЕ (показано штрихами на рис. 3.11, а). Появившиеся дополнительные входы элементов D1 и D5 являются входами сигнала S , а входы элементов D2, D3 и D6 – входами сигнала R . Пока
сигналы на входах R и S равны 1, универсальный триггер работает как динамический D-триггер по входам D и C. Как только на один
из входов R или S поступит сигнал, равный 0, так триггер сразу перестает реагировать на сигналы D и C и принимает состояние, определяемое сигналом S (уст. 1) или R (уст. 0). Состояние R = S = 0,
как и в асинхронном RS -триггере, считается запрещенным. Таблица истинности универсального D-триггера приведена ниже.
Такт n
Sn
1
Rn
1
1
1
C
Dn
1
0
Такт (n+1)
Qn+1
Qn+1
1
0
0
n
1
n
Режим
уст. 1
уст. 0
1
1
1
1
1
1
0
1
x
x
x
Q
Qn
Qn
Q
Qn
Qn
хран.
хран.
хран.
0
1
0
1
0
0
x
x
x
x
x
x
1
0
н/o
0
1
н/o
асинх. уст. 1
асинх. уст. 0
запрет
Примечание: х – безразличное состояние;
– отрицательный перепад
75
– положительный перепад;
В сериях микросхем имеются универсальные D-триггеры: микросхемы К155ТМ2, К555ТМ2, КР1533ТМ2 (ТТЛ) и К561ТМ2,
К564ТМ2, КР1554ТМ2 (КМДП) содержат по два независимых универсальных D-триггера.
3.1.9. Счетный Т9триггер
Триггер Т-типа, или счетный триггер, имеет один информационный Т-вход и два выхода. Смена состояний здесь происходит всякий
раз, когда входной сигнал меняет свое значение в определенном направлении. В зависимости от того, фронт или срез входного сигнала используется для управления (от нуля к единице или от единицы
к нулю), считается, что Т-триггер имеет прямой или инверсный динамический вход. Триггеры с инверсным управлением иногда называют Т -триггерами.
Логическое выражение, описывающее работу Т-триггера, имеет вид:
Q n +1 = Q n ⋅T n +1 + Q n ⋅T n +1 .
Таблицы истинности и временные диаграммы работы Т-триггеров
показаны на рис. 3.12.
б
в
a
Т-триггер
n
Т
0
Т-триггер
n+1
Q
Qn
Тn
Qn+1
0
Qn
n
Qn
n
n
Q
Q
1
Q
n
T
Q
Q
0
Q
1
T
0
Qn
Рис. 3.12. T-триггеры:
а – таблицы истинности; б, в – временные
диаграммы работы Т-триггеров
В интегральном исполнении в виде самостоятельных изделий
Т-триггеры не производятся, а реализуются на основе других типов
триггеров. Принцип построения счетных триггеров состоит во введении обратной связи с выходов на входы так, чтобы обеспечить смену
сигналов на информационных входах после каждого переброса. На76
пример, Т-триггер, работающий по положительным перепадам напряжения, может быть создан из D-триггера с динамическим управлением, если его инверсный выход соединить с информационным входом
D (рис. 3.13). Если в начальный момент времени на выходе был нулевой уровень, то на входе D = Q = 1 . По фронту первого синхроимпульса единичное состояние с D-входа перепишется на выход Q. Соответственно на выходе Q и входе D появится нулевой уровень. В следующем
такте на выход Q будет переписано нулевое значение с входа D и т. д.
а
б
T
T
в
Q
T
T
Q
C
Q
S T
t
0
C
Q
Q
D
t
0
D=Q
R
0
t
Рис. 3.13. Т-триггер:
а – условное обозначение; б – вариант реализации на D-триггере;
в – временные диаграммы
Создать счетный триггер на базе статического D-триггера, используя обратную связь, нельзя. Так как статический триггер имеет
потенциальное управление, то при C = 1 напряжение на выходе за
счет влияния обратной связи будет постоянно меняться на обратное
и возникнут высококачественные колебания.
Т-триггеры в основном применяются для счета входных импульсов и для деления их частоты. Их применение в счетчиках основано
на том, что каждому входному импульсу соответствует один переброс,
т. е. число перебросов равно числу входных импульсов. Последовательная цепочка из m счетных триггеров представляет собой простейший двоичный счетчик емкостью 2m. В таком счетчике состояние выходов триггеров отображает в двоичном коде число входных
импульсов. Деление частоты Т-триггером определяется принципом
его действия. На рис. 3.13, в видно, что каждому периоду входного
сигнала соответствует половина периода сигнала на выходе, т. е. частота выходного сигнала вдвое ниже частоты входного сигнала. Заметим, что выходной сигнал Т-триггера представляет собой меандр
(длительность импульса равна длительности паузы).
77
3.1.10. JK9триггеры
JK-триггеры наиболее универсальны из всех видов триггеров.
JK-триггеры в микросхемном исполнении – синхронные с динамическим управлением. В отличие от RS-триггеров, для JK-триггеров
за счет дополнительных обратных связей не существует запрещенных входных комбинаций.
Схема, условное обозначение, таблица истинности и пример временных диаграмм простейшего JK-триггера показаны на рис. 3.14.
Назначение информационных входов J и K такое же, как и входов S
и R у RS-триггера (установка и сброс). Буквы J и K были выбраны в
свое время авторами как соcедние в алфавите. В обозначениях JKтриггера в тексте и на корпусе микросхемы используют буквы «ТВ».
а
в
J
&
C
K
&
S
&
&
г
Q
Q
R
Такт n
C
J
K
0
x
x
Q
0
0
Qn
1
0
1
0
0
1
0
1
1
1
Qn
Qn
x
x
n
Q
Qn
x
x
Qn
Qn
б
J
Q
C
K
Такт (n+1)
Qn+1
Qn+1
Q
1
n
C
1 2 3 4 5 6
J
t
Q
n
Qn
K
Q
t
t
t
Q
t
Рис. 3.14. JK-триггер, управляемый по фронту тактового импульса:
а – схема; б – обозначение; в – таблица истинности;
г – временные диаграммы
Как видно из пятой строки таблицы истинности, когда на информационных входах J и K одновременно действуют напряжения высокого уровня, то с каждым тактовым импульсом происходит переключение. То есть в этом случае JK-триггер ведет себя как Т-триггер
(рис. 3.15, а). Другой способ преобразования JK-триггера в Т-триггер,
если это необходимо, – использование обратных связей (рис. 3.15, б).
Организация D-триггера из JK-триггера показана на рис. 3.15, в.
В отличие от рассмотренного простейшего JK-триггера, выпускаемые промышленностью интегральные JK-триггеры имеют бо78
лее сложное внутреннее устройство и более широкие функциональные возможности:
а) обычно их строят двухступенчатыми (типа «ведущий-ведомый»)
как, например триггер K155TB1;
б) могут иметь по 3 входа J и K, причем каждая группа входов объединена операцией И, и на входах собственно триггера действуют результирующие сигналы J = J1 · J2 · J3 и K = K1 · K2 · K3;
в) могут иметь дополнительные входы S (TB10), либо R (TB6),
либо оба вместе (TB1, TB6, TB11, TB15).
а
б
1
J
вх.
T
Q
J
вх.
C
K
в
Q
T
Q
D
J T
C
C
Q
K
Q
C
1
K
Q
Рис. 3.15. Способы организации:
а, б –Т-триггера и в –D-триггера из JK-триггера
Для триггеров ТТЛ серий активный управляющий сигнал по асинхронным входам S и R – низкого уровня, для КМОП серий – высокого. При работе JK-триггера в синхронном режиме на асинхронных
входах R и S микросхем ТТЛ следует устанавливать напряжения высокого уровня, а у микросхем КМОП, наоборот, низкого. Заметим,
что по входам R и S, если они оба есть в JK-триггере и используются,
ситуация неопределенности, как в обычном RS-триггере, сохраняется. Срабатывание JK-триггеров может происходить по срезу (ТВ1,
ТВ6, ТВ10, ТВ11) или по фронту (ТВ15) тактовых импульсов.
3.1.11. Триггеры Шмитта
В дискретных устройствах широко применяют еще одну разновидность триггеров, получивших название триггер Шмитта (ТШ).
Он также обладает двумя устойчивыми состояниями, смена которых происходит скачком под действием входных сигналов. Триггеры
Шмитта выполняют так, что при нулевом входном сигнале уровень
выходного напряжения был однозначно определен. Такие триггеры
79
не обладают памятью. Их используют в качестве пороговых устройств
и формирователей прямоугольных импульсов из сигналов произвольной формы, в том числе синусоидальных.
Характерная особенность триггера Шмитта – наличие гистерезиса переключения ΔU (рис. 3.16, а). Выходное напряжение схемы
1
0
Uвых скачком изменяется от U вых
до U вых
при достижении входным
напряжением Uвх верхнего порога Uпор.в. Далее скачком меняется от
1
0
U вых
до U вых
при пересечении входным напряжением нижнего порогового уровня U пор.н .
а
в
U вх
U вых
U пор.в
ΔU
U
вых
вх
1
вых
U пор.н
t
0
U вых
1
U вых
ΔU
0
U вых
U
t
0
0
б
U вых
0
вых
U пор.н
U пор.в
г
вх
вых
&
1
U вых
ΔU
0
U вых
0
U пор.н
U пор.в
U вх
Рис. 3.16. Триггер Шмитта:
а – временные диаграммы; б – передаточная характеристика;
в – передаточная характеристика инвертирующего триггера;
г – условное графическое обозначение двухвходового
инвертирующего ТШ
80
U вх
Достоинством триггера Шмитта являются крутые импульсные перепады выходного напряжения, длительность которых не зависит от
скорости нарастания или спада входного сигнала.
Выпускаемые ИС ТШ могут иметь входную логику И. Например, обозначение 2И-ТШ-НЕ используется для указания инвертирующего ТШ, на входе которого включен двухвходовой логический
элемент И (рис. 3.16, г). Аналогичным образом обозначаются ТШ
с большим числом входов. Если для приема сигналов используется лишь один из входов, на остальные подают уровень логической 1.
Такие ИС можно использовать в качестве инверторов и логических
элементов И-НЕ. Они хороши тем, что имеют высокую помехоустойчивость, нормированные пороги переключения и надежно переключаются при небольшой крутизне фронта и среза входного сигнала.
Примеры ИС ТШ: К555ТЛ2, КР1533ТЛ2 – типа ТТЛШ; К561ТЛ1,
К564ТЛ1, КР1561ТЛ1, К1564ТЛ2 – КМОП.
3.2. Лабораторная работа № 3
Исследование основных типов интегральных триггеров
Цель работы:
1. Изучение структуры и алгоритмов работы триггеров.
2. Исследование таблиц истинности триггеров.
3. Изучение взаимозаменяемости триггеров различных типов.
3.2.1. Задания для самостоятельной подготовки
1. Ознакомиться с краткими теоретическими сведениями.
2. Зарисовать в тетради схемы основных типов триггеров, их таблицы истинности и примеры временных диаграмм.
3.2.2. Порядок выполнения работы
При выполнении лабораторной работы проведите следующие эксперименты в программе Electronic Workbench.
1. Исследование RS-триггера с прямыми входами (на элементах
ИЛИ-НЕ). Соберите схему, изображенную на рис. 3.17. Для подачи
на вход логической единицы переведите ключ на питание, для подачи на вход логического нуля переведите ключ на «землю».
81
+v
[R]
R
[S]
Q
Q'
S
Рис. 3.17. RS-триггер с прямыми входами
Последовательно подавайте на схему следующие сигналы:
S = 0, R = 1;
S = 0, R = 0;
S = 1, R = 0;
S = 0, R = 0.
Убедитесь в том, что при S = 0, R = 1 триггер устанавливается
в состояние Q = 0; при переходе к S = 0, R = 0 триггер сохраняет прежнее состояние выхода Q = 0; при S = 1, R = 0 триггер устанавливается в состояние Q = 1; при переходе к S = 0, R = 0 триггер сохраняет
прежнее состояние выхода Q = 1.
Проверьте таблицу истинности триггера, приведенную на
рис. 3.7, в.
2. Исследование RS -триггера с инверсными входами (на элементах И-НЕ). Соберите схему по рис. 3.18.
Последовательно подайте на схему следующие сигналы:
S` = 1, R` = 0;
S` = 1, R` = 1;
S` = 0, R` = 1;
S` = 1, R` = 1.
Убедитесь в том, что: при S` = 0, R` = 1 триггер устанавливается
в состояние, при котором выход Q = 1; при переходе к S` = R` = 1
триггер сохраняет прежнее значение выхода Q = 1; при S` = 1, R` = 0
82
триггер устанавливается в состояние, при котором Q = 0; при переходе к S` = 1, R` = 1 прежнее значение выхода Q = 0 сохраняется.
Проверьте таблицу истинности триггера, приведенную на
рис. 3.8, в.
+v
[S]
[R]
S'
Q
Q'
R'
Рис. 3.18. RS -триггер с инверсными входами
3. Исследование JK-триггера.
А. Соберите схему по рис. 3.19. Включите схему. Убедитесь в том,
что: при R` = 1, S` = 0 триггер устанавливается в 1 (Q = 1, Q' = 0) независимо от состояния остальных входов. При R` = 0, S` = 1 триггер
устанавливается в 0 (Q = 0, Q' = 1) независимо от состояния остальных
входов. Сделайте вывод, какие входы у данного триггера приоритетны.
+v
[S]
S'
[J]
J
[C]
C
Q
J Q
K Q'
[K]
K
[R]
R'
Рис. 3.19. JK-триггер
83
Q'
Установите S ' = R ' = 1. По результатам эксперимента заполните
приведенную ниже таблицу истинности триггера для всех возможных комбинаций Q n, J, K при подаче на вход C отрицательных перепадов (переходов ключа C от 1 к 0). Для установки начального состояния триггера Q n = 1 используйте кратковременную подачу сигнала
S` = 0, а сигнала R` = 0 для получения Q n = 0.
Qn
J
K
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
C
Q n+1
Б. Соберите схему по рис. 3.20 и исследуйте JK-триггер с помощью
генератора слов из каталога Instruments. Для этого подключите его
к входам триггера, а к выходам – светодиодные индикаторы. Тактовый вход триггера соедините с выходом синхронизации генератора.
J
Q
K Q'
Рис. 3.20. Схема для исследования JK-триггера
Для снятия таблицы истинности с помощью генератора слов буфер его экрана заполняется кодовыми комбинациями, начиная с 0
и далее с увеличением на 1 в каждой следующей ячейке. Использует84
ся пошаговый режим генератора. Составьте таблицу истинности для
JK-триггера и сравните ее с данными, полученными в п. А.
Работа с генератором слов осуществляется следующим образом.
Кодовые комбинации задаются в шестнадцатеричном коде. Каждая кодовая комбинация заносится с помощью клавиатуры. Номер редактируемой ячейки фиксируется в окошке Edit блока Address.
В процессе работы генератора в отсеке Address индицируется номер текущей ячейки (Current), ячейки инициализации или начала работы (Initial)
и конечной ячейки (Final). Выдаваемые на 16 выходов (в нижней части
генератора) кодовые комбинации индицируются в текстовом (ASCII)
и двоичном коде (Binary). Сформированные слова выдаются на
16 расположенных в нижней части прибора клемминдикаторов:
– в пошаговом (при нажатии кнопки Step), циклическом (при нажатой кнопки Cycle) или с выбранного слова до конца (при нажатии
клавиши Burst) при заданной частоте посылок (установка – нажатиями кнопок в окнах Frequency);
– при внутреннем (при нажатии кнопки Internal) или внешнем
(при нажатии кнопки External) запуске.
Кнопка Breakpoint – прерывание работы генератора в указанной
ячейке. Требуемая ячейка выбирается на дисплее генератора курсором, а затем нажимается эта кнопка.
Для предустановки генератора слов
нажать кнопку Pattern (набор установок,
образцов). Появится меню (рис. 3.21),
в котором обозначено: Clear buffer – стереть содержимое всех ячеек (содержимое
буфера экрана); Open – загрузить кодовые комбинации (из файла с расширением .dp, если он предварительно создан);
Save – записать все набранные на экране комбинации в файл; Up counter – заполнить буфер экрана кодовыми комбинациями, начиная с 0 в нулевой ячейке
Рис. 3.21. Меню кнопки
Pattern
и далее с прибавлением единицы в каждой последующей ячейке; Down counter –
заполнить буфер экрана кодовыми комбинациями, начиная с FFFF
в нулевой ячейке и далее с уменьшением на 1 в каждой последующей
ячейке; Shift right – заполнить каждые четыре ячейки комбинациями
1-2-4-8 со смещением их в следующих четырех ячейках вправо; Shift
left – то же самое, но со смещением влево.
85
4. Исследование Т-триггера (на основе JK-триггера в счетном режиме). Соберите схему по рис. 3.22. В схеме используется инвертор,
который выбирается из каталога Logic Gates нажатием кнопки SchmittTriggered Inverter.
+v
S'
J
[C]
Q
C
J Q
K Q'
Q'
K
R'
Рис. 3.22. JK-триггер в счетном режиме (Т-триггер)
А. Включите схему. Изменяя соответствующим ключом состояние входа C, заполните таблицу истинности Т-триггера.
Б. Зарисуйте диаграммы работы триггера в счетном режиме (С(t),
Q(t)).
5. Исследование D-триггера. Соберите схему по рис. 3.23.
D-триггер можно найти в каталоге Digital, нажав на кнопку D Flip-Flop.
+v
+v
[D]
[D]
Q
Q
D Q
Q'
[C]
Q'
Q'
[C]
Рис. 3.23. D-триггер
А. Включите схему. Убедитесь в том, что:
при C = 1, D = 0 триггер устанавливается в 0 (Q = 0, Q` = 1);
при C = 1, D = 1 триггер устанавливается в 1 (Q = 1, Q` = 0).
86
Б. Проверьте все комбинации входов C и D при исходном состоянии Q = 1 и Q = 0. Заполните таблицу истинности D-триггера.
В. Зарисуйте временные диаграммы работы триггера для всех возможных комбинаций Q(t), D(t).
3.2.3. Содержание отчета
Отчет должен содержать:
1. Название и цель работы.
2. Краткие теоретические сведения.
3. Выполненные самостоятельные задания.
4. Схемы исследованных триггеров, таблицы истинности, временные диаграммы.
3.3. Контрольные вопросы
1. Триггер – это:
– устройство для записи, хранения и передачи информации;
– устройство с двумя устойчивыми состояниями равновесия,
предназначенное для записи и хранения информации;
– устройство для запоминания информации;
– устройство с двумя устойчивыми состояниями равновесия,
предназначенное для записи информации.
2. Триггеры применяются:
– только в виде самостоятельных элементов в электронной аппаратуре;
– только в качестве базовых элементов для построения других
более сложных устройств (счетчиков, регистров запоминающих устройств);
– во многих узлах электронной аппаратуры в виде самостоятельных изделий или в качестве базовых элементов для построения
других более сложных устройств (счетчиков, регистров запоминающих устройств);
– в качестве вспомогательных элементов.
3. Для работы синхронного триггера необходима:
– подача командного импульса на тактовый вход;
– смена сигналов на входах;
87
– установка триггера в состояние 1;
– установка триггера в состояние 0.
4. Триггеры со статическим управлением срабатывают:
– когда происходит перепад напряжения от 0 к 1;
– поступает следующий импульс;
– происходит перепад напряжения от 1 к 0;
– входной сигнал достигает порогового уровня.
5. «Запрещенная комбинация» в RS-триггерах – это:
– непредсказуемое поведение триггера;
– опасность для самой схемы;
– выход триггера из строя;
– опасность для самой схемы после непредсказуемого поведения триггера.
6. Статический синхронный D-триггер в литературе называется:
– «задержка»;
– «хлопок»;
– «защелка»;
– «мастер».
7. Достоинством триггера Шмитта является:
– низкая помехоустойчивость;
– защищенность перед явлением состязаний;
– высокая помехоустойчивость;
– высокая помехоустойчивость и надежное переключение при небольшой крутизне фронта и среза входного сигнала.
8. JK-триггеры в микросхемном исполнении – это:
– синхронные со статическим управлением;
– синхронные с динамическим управлением;
– асинхронные со статическим управлением;
– асинхронные с динамическим управлением.
9. Т-триггер применяется:
– для формирования выходных прямоугольных импульсов;
– хранения информации;
– счета входных импульсов и для деления их частоты;
– счета входных импульсов.
88
10. Двухступенчатые триггеры содержат две ячейки памяти, запись информации в которые происходит:
– последовательно в разные моменты времени;
– последовательно в один момент времени;
– параллельно в разные моменты времени;
– параллельно в один момент времени.
89
4. РЕГИСТРЫ
4.1. Основные теоретические сведения
Регистр (от англ. register – журнал записей) – это устройство, предназначенное для приема, хранения, сдвига и преобразования двоичной информации.
Регистр строится в виде набора триггеров, каждый из которых используется для хранения цифр одного разряда двоичного числа (0 или 1).
Регистр, работающий с n-разрядными двоичными числами, содержит
n триггеров. Регистры, как правило, строятся на D-триггерах.
Кроме кратковременного хранения цифровой информации регистры обеспечивают выполнение следующих операций: установку регистра в нулевое состояние (сброс); передачу двоичного кода в другое
устройство; прием двоичного кода из другого устройства; преобразование прямого кода в обратный и наоборот; преобразование последовательного кода слова в параллельный и наоборот; сдвиг кода слова
вправо или влево на требуемое число разрядов. Например: в устройствах управления процессоров регистр принимает из запоминающего устройства и хранит код команды, которая будет выполняться
в течение очередного такта работы ЭВМ; в арифметическом устройстве ЭВМ регистр принимает непосредственное участие в выполнении операций, передавая в сумматор слагаемые при сложении, или
осуществляет более сложные функции (например, сдвиг числа) при
выполнении таких операций, как умножение, деление и др.
Занесение информации в регистр называют операцией ввода или
записи. Выдача информации к внешним устройствам характеризует
операцию вывода или считывания.
Все регистры в зависимости от функциональных свойств делят на
две категории: накопительные (регистры памяти, хранения) и сдвигающие.
90
В свою очередь сдвигающие регистры делятся:
1) по способу ввода и вывода информации – на параллельные, последовательные, последовательно-параллельные;
2) направлению передачи (сдвига) информации – на однонаправленные и реверсивные.
4.1.1. Параллельный регистр
В параллельном регистре запись информации осуществляется параллельным кодом, т. е. одновременно во все разряды регистра.
Записанная информация может многократно считываться и храниться в регистре сколь угодно длительное время, поэтому такие регистры называют регистрами памяти. Параллельный регистр может
быть построен с использованием синхронных D-триггеров (рис. 4.1, а)
либо на синхронных RS-триггерах или JR-триггерах.
а
б
X1
D
T
Q1
Q1
C
C RG Q1
X2
D
T
D1
D2
D3
D4
Q2
C
Xn
Q2
T
Q2
Q3
Q4
Qn
D
C
Qn
C
Рис. 4.1. Параллельный регистр:
а – на синхронных D-триггерах; б – условное графическое обозначение
четырехразрядного параллельного регистра
В параллельном регистре на синхронных D-триггерах код запоминаемого числа (Xn, …, X2, X1) подается на информационные входы D
всех триггеров и записывается в регистр с приходом тактового им91
пульса С = 1. Записанная информация изменяется с подачей нового входного слова и приходом очередного тактового импульса. Сигналы на выходах триггеров характеризуют выходную информацию.
Считывание может производиться в прямом (с выходов Q) или обратном (с выходов Q ) коде.
На практике регистры памяти (параллельные регистры) используют для хранения двоичной информации небольшого объема в течение короткого промежутка времени. Типичный пример применения регистра памяти (в цифровых измерительных приборах) – это
промежуточное запоминание показаний счетчика на время отсчета.
В качестве регистров памяти могут быть использованы без дополнительных элементов многие типы синхронных D-триггеров со статическим (КР1533ТМ7, К561ТМ3, К564ТМ3 и др.) или динамическим
(К561ТМ2, КР1533ТМ8, КР1533ТМ9, КР1554ТМ8, КР1554ТМ9)
управлением. Эти микросхемы содержат в одном корпусе несколько самостоятельных триггеров. Наращивание разрядности регистров
памяти достигается добавлением нужного числа триггеров, тактовые
входы которых соединяют вместе.
4.1.2. Последовательный регистр (регистр сдвига)
Основную массу регистров, используемых на практике, составляют регистры сдвига. Своим названием они обязаны характерной для
этих устройств логической операции сдвига кода записанного числа на любое количество разрядов. Сущность сдвига состоит в том,
что с приходом каждого тактового импульса происходит перезапись
(сдвиг) содержимого триггера каждого разряда в соседний разряд без
изменения порядка следования единиц и нулей. При сдвиге информации вправо (по рис. 4.2) после каждого тактового импульса бит из
более младшего разряда сдвигается в старший, а при сдвиге влево –
наоборот. Сдвиг кода записанного числа в регистре применяется при
выполнении операций умножения и деления. Так, сдвиг кода 0100
(числа 410) на один разряд влево дает код 1000 (число 810), что соответствует умножению на 2. Сдвиг этого же кода 0100 на один разряд
вправо дает код 0010 (число 210), что равносильно делению на 2.
Помимо выполнения операций умножения и деления, регистры
сдвига применяются для хранения информации, преобразования
последовательного двоичного кода в параллельный и наоборот, для
построения счетчиков импульсов, в качестве цифровых линий временной задержки.
92
Для построения сдвигового регистра чаще всего используются
синхронные D-триггеры с динамическим управлением записью (рис.
4.2, а), но могут использоваться и двухступенчатые триггеры с разделением во времени этапов приема входной информации и изменения выходной.
а
б
C 1
X
2
3
5
4
Q4
Q3
Q2
Q1
t
X
D T
D T
D T
D T
t
Q1
C
C
C
C
1 0
Q2
0 1
Q3
1 0
Q4
C
1
1
0
0
0
0
0
0
t
t
1
0
0
0
1
0
t
t
Рис. 4.2. Четырехразрядный последовательный регистр:
а – схема; б – временные диаграммы
Показанный на рис. 4.2, а четырехразрядный последовательный
регистр построен на четырех синхронных D-триггерах с динамическим управлением по фронту синхроимпульсов. Выходом регистра
является совокупность прямых выходов триггеров Q1(младший разряд) – Q4(старший разряд). Входная информация Х в последовательной форме (разряд за разрядом) подается на вход D-триггера младшего разряда. Выход Q-триггера каждого из разрядов подключен ко
входу D-триггера соседнего более старшего разряда. Работу регистра
поясняют временные диаграммы на рис. 4.2, б. Из диаграмм видно,
что в исходном состоянии (до прихода первого синхроимпульса) в регистре хранилось число Q4Q3Q2Q1=1101. Пусть на вход С-регистра
поступают синхроимпульсы 1 – 5, а на вход Х – «нулевая» информация. По приходу первого синхроимпуль-са в левый по схеме триггер записывается код Х, находящийся в этот момент на его D-входе
(в данном случае 0), а каждый следующий триггер переключается
в состояние, в котором до этого находился предыдущий (второй –
в состояние Q2 = 1, третий – в состояние Q3 = 0,четвертый – в со93
стояние Q4 = 1). Аналогичные процессы происходят в регистре при
поступлении каждого следующего синхроимпульса. Таблица иллюстрирует происходящие в регистре сдвиги данных.
Номер разряда
Q4
Q3
Q2
Q1
Число в регистре до сдвига
1
1
0
1
Число в регистре после синхроимпульса
№1
№2
№3
№4
1
0
1
0
0
1
0
0
1
0
0
0
0
0
0
0
После прихода четырех синхроимпульсов в регистре окажется записанным число Q4Q3Q2Q1 = 0000, т. е. он окажется «обнуленным».
В общем случае, для записи n-разрядного числа требуется
n-разрядный регистр и n синхроимпульсов. Рассмотренный регистр
сдвигает информацию от младшего разряда к старшему. Для осуществления обратного сдвига необходимо изменить связи между
триггерами, подключив выходы триггеров к входам D соседних слева триггеров.
Временные диаграммы, иллюстрирующие запись числа 10112 =
= 1110 в последовательный регистр, обнуленный в исходном состоянии, показаны на рис. 4.3.
Видно, что четырехразрядное двоичное число 1011 вводится
в регистр последовательно во времени цифра за цифрой, начиная со
старшего разряда через триггер младшего разряда. Ввод числа происходит за четыре такта: после первых четырех синхроимпульсов
в регистре окажется записанным число Q4Q3Q2Q1 = 1011 (в параллельном коде), причем на выходе триггера Q4 запишется старший
разряд вводимого числа. Если после записи числа на регистр не подавать синхроимпульсы 5–9, то записанное число будет храниться
в регистре в виде параллельного кода на выходах Q4–Q1.
Легко заметить, что при съеме информации с выходов Q4–Q1
(в параллельном коде) последовательный регистр можно рассматривать как преобразователь последовательного кода чисел, поступившего на вход X, в параллельный код.
94
С
1
3
2
6
5
4
8
7
9
t
Х
Число 1011
1
0
1
1
t
01
0
1
t
02
0
1
t
03
0
0
t
04
0
Исх.
сост.
1
Ввод числа 1011
Хранение
числа 1011
0
1
1
t
Вывод числа 1011
в последоват. коде
Рис. 4.3. Диаграммы, иллюстрирующие работу
последовательного регистра
Диаграммы показывают, что этот же регистр можно после записи использовать для вывода числа в последовательном коде с выхода Q4: в течение первых четырех тактов информация записывается
в регистр, в течение следующих четырех (5–8) – выводится в последовательной форме с выхода Q4. В этом случае регистр осуществляет задержку информации (от момента начала ввода до момента
начала вывода – на 4 такта), и это используют в практических приложениях.
4.1.3. Универсальный регистр
Универсальные регистры сдвига как готовые изделия в виде микросхем производятся во многих сериях интегральных схем, например регистр КР1533ИР24 типа ТТЛШ (рис. 4.4).
95
а
б
D1
ZD
1
2
7
13
S0
3
6
S1
4
14
5
12
11
SR
18
SL
1
19
C
EZ
2
1
3
9
2
R
RG
5
6
7
8
D8
8
Номер
вывода
1
2
15
4
16
17
3
4
5
6
7
8
9
10
Назначение
Вход выбора режима
Вход разрешения состояния
высокого импеданса
Вход разрешения состояния
высокого импеданса
Вход/выход
данных
Вход/выход
данных
Вход/выход
данных
Вход/выход
данных
Выход 1-го
разряда данных
Вход низкого
уровня
Общий
Номер
вывода
11
Назначение
Вход сдвига
вправо
Тактовый вход
12
13
14
15
16
17
18
19
20
Вход/выход
данных
Вход/выход
данных
Вход/выход
данных
Вход/выход
данных
Выход 8-го разряда данных
Вход сдвига
влево
Вход выбора
режима
Ucc
Рис. 4.4. Универсальный сдвиговый регистр КР1533ИР24:
а – условное графическое изображение; б – назначение выводов
Микросхема представляет собой универсальный восьмиразрядный сдвиговый регистр с выходом на три состояния и может применяться в качестве буферного запоминающего устройства для временного хранения данных, для преобразования данных из параллельной
формы в последовательную и наоборот или для задержки информационных сигналов.
Возможны 4 режима работы: параллельная загрузка, сдвиги вправо (от D1 к D8) и влево (от D8 к D1), блокировка.
1. Синхронная параллельная загрузка осуществляется путем установки напряжения высокого уровня на управляющие входы S0, S1.
На объединенные входы-выходы, находящиеся в состоянии высокого импеданса, подается восьмиразрядное слово, которое по положительному фронту на С записывается в триггеры.
96
2. Сдвиг вправо осуществляется синхронно с приходом положительного фронта тактового импульса С при установке на S0 высокого, а на S1 – низкого уровня. В этом режиме данные последовательно считываются со входа SR.
3. Сдвиг влево осуществляется синхронно с приходом положительного фронта тактового импульса на С при установке S1 высокого, а на S0 – низкого уровня. В этом режиме данные последовательно считываются со входа SL.
4. Режим блокировки реализуется при подаче на оба управляющие входа S0, S1 напряжения низкого уровня.
Сброс выходов в состояние низкого уровня происходит асинхронно при подаче нуля на R. Напряжение высокого уровня на любом из входов EZ1, EZ2 переводит входы-выходы в состояние высокого импеданса, но не оказывает при этом влияния на режимы
работы регистра.
4.2. Лабораторная работа № 4
Исследование работы регистров
Цель работы:
1. Ознакомление с назначением и принципом действия регистров.
2. Исследование регистров различного назначения.
4.2.1. Задания для самостоятельной подготовки
1. Изучить теоретические сведения и письменно ответить на контрольные вопросы.
2. По справочникам ознакомиться с номенклатурой и типами выпускаемых регистров.
4.2.2. Порядок выполнения работы
1. Исследовать работу четырехразрядного последовательного
(сдвигового) регистра (рис. 4.5). Для этого используйте настройки
генератора слов, указанные на рис. 4.6.
97
Q1
Q2
DQ
Q'
Q3
Q4
DQ
Q'
DQ
Q'
DQ
Q'
Рис. 4.5. Четырехразрядный последовательный регистр
Рис. 4.6. Исходные установки генератора слов
Результаты исследований занести в таблицу. Процесс записи
и вывода числа 11012 = D16 из регистра пояснить временными диаграммами.
Такт
D
1
2
3
4
5
1
0
0
0
0
HL
Выходы
Q4
Q3
Q2
Q1
Режим
Запись 10002 = 816
Очистка регистра
98
Такт
D
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
1
1
0
0
0
0
1
1
1
0
0
0
0
1
1
0
1
0
0
0
0
HL
Выходы
Q4
Q3
Q2
Q1
Режим
Запись 11002 = С16
Очистка регистра
Запись 11102 = E16
Очистка регистра
Запись 11012 = D16
Очистка регистра
2. Провести моделирование работы регистра памяти 74173, используя схему на рис. 4.7. Исследовать возможные режимы работы
регистра – запись информации, хранение, высокоимпедансное состояние.
Четырехразрядный регистр 74173 (отечественный аналог –
К155ИР15) является библиотечным компонентом EWB и служит
примером устройства хранения с тремя выходными состояниями.
Схема его включения приведена на рис. 4.7.
Высокий уровень напряжения на одном из входов M или N (или
на обоих) переводит выходы микросхемы в высокоимпедансное состояние, при этом, однако, в регистр может осуществляться запись
новой информации, сброс или хранение. Индикатор, подключенный
к выходам, естественно, покажет нулевое значение (так как «отключен» от микросхемы). Для передачи информации с регистра на другие
устройства (или считывания информации индикатором) необходимо наличие напряжения низкого уровня на обоих входах управления
третьим состоянием M и N.
99
+Vcc
1
2
3
4
5
6
7
8
16
M
VCC
15
N
CLR
14
1Q
1D
13
2Q
2D
12
3Q
3D
11
4Q
4D
CLK G2' 10
GND G1' 9
74173
Рис. 4.7. Схема включения регистра 74173
Высокий уровень напряжения на входе сброса CLR устанавливает все триггеры регистра в состояние низкого уровня (обнуляет регистр) вне зависимости от логического состояния на входах CLK,
G1, G2, 1D–4D.
Запись информации в регистр со входов 1D–4D производится
по положительному перепаду тактового импульса CLK, если на входах G1 и G2 присутствуют напряжения активного (низкого) уровня.
Если на одном из этих входов напряжение высокого уровня, после
прихода положительного тактового перепада регистр хранит предыдущую информацию.
Регистр К155ИР15 потребляет ток 72 мА и имеет тактовую частоту до 25 МГц; зарубежный вариант 74LS173 потребляет ток 30 мА, его
тактовая частота 30 МГц.
Соберите схему по рис. 4.7. Для этого возьмите в опции
(Instruments) генератор слов
, в опции
(Digital Ics) регистр
74173, в опции
(Indicators) возьмите
и в опции
(Sources)
возьмите
и
.
Для моделирования регистра необходимо задавать некоторые
комбинации с генератора слов. Нажмите два раза на панель генератора – появится окно генератора слов (рис. 4.8). Так как выходов
на генераторе 16, а используется всего 7, будем изменять комбинации с последних семи выходов (восьмой выход, равный по умолчанию нулю, не изменяем).
100
Рис. 4.8. Окно генератора слов
В генераторе слов установите две двоичные комбинации 0001
01002 = 1416 и 0000 01102 = 616 для последующей выдачи на регистр.
Напомним, что кодовые комбинации можно задать с клавиатуры несколькими способами: на шестнадцатиричном дисплее генератора (слева на его лицевой панели); в двоичном виде – в окне-строке
Binary; в символьном виде (в окне-строке ASCII), если известны
ASCII-коды. В каждом случае необходимо предварительно активизировать курсор в выбранном месте. При этом номер редактируемой ячейки отражается в окошке Edit блока Adress. Окошко Current
показывает номер текущего слова, Initial – номер начального слова,
с которого хотят начать моделирование (установите 0000), Final – номер конечного слова (установите значение 0007).
Запись в регистр. Обе введенные комбинации позволяют произвести запись информации в регистр, поскольку в шестом разряде стоят нули (G1 = G2 = 0 – разрешение записи), в седьмом разряде
стоят нули (M = N = 0 – разрешение передачи информации с выходов регистра 1Q – 4Q на индикатор). Последовательно выдавая на
регистр установленные слова с помощью кнопки Step на генераторе
слов, убедитесь по шестнадцатиричному индикатору, что они записываются в регистр. Контроль выдаваемых генератором слов можно
производить по выходным зажимам генератора (нижняя «строка» на
генераторе слов), либо дополнительно подключив к входам регистра
светодиодные пробники – Red Probe. Зафиксируйте процесс записи и необходимые для этого условия (состояния M, N, G1, G2, CLR)
101
в виде таблицы. Первой двоичной комбинации соответствуют показания 16-ричного индикатора – A, второй – 3.
Высокоимпедансное состояние выходов регистра. Подадим на
входы M и N высокий уровень напряжения (логическая 1 в седьмом
разряде двоичной комбинации). Для этого введем в третью и четвертую строки генератора слов (слева) следующие комбинации 0100
00102 = 4216 и 0100 01002 = 4416. Убедитесь, что при выдаче с генератора кнопкой Step этих комбинаций 16-ричный индикатор показывает 0, т. е. он отключен от регистра.
Вновь подайте две любые комбинации, но так, чтобы M = N = 0,
G1 = G2 = 0 (например, 0001 10002 = 1816 и 0001 01002 = 1416).
На индикаторе вновь появятся их шестнадцатеричные значения
(С и А соответственно), так как теперь разрешена запись и отключено высокоимпедансное состояние регистра.
Хранение информации в регистре. При всех предыдущих комбинациях на входы G1, G2 было подано напряжение низкого (разрешающего) уровня, и поэтому данные записывались в регистр и отображались на выходах 1Q – 4Q при M = N = 0 или не отображались
при M = N =1. Теперь установим G1 = G2 = 1 (в шестом справа разряде комбинации с генератора), к примеру, 0010 01002 = 2416 и 0010
10102 = 2A16. Нажимая Step, видим, что старое значение на индикаторе не исчезает, а остается, потому что в регистр не происходит записи новой информации.
Результаты экспериментов оформите в виде набора пар рисунков:
слева – показания генератора слов, справа – соответствующий рис. 4.7.
4.2.3. Содержание отчета
Отчет должен содержать:
1. Название и цель работы.
2. Письменные ответы на контрольные вопросы.
3. Схемы исследованных регистров, соответствующие таблицы
и временные диаграммы.
4.3. Контрольные вопросы
1. Что такое регистр и каково его значение?
2. На каких элементах строят регистры?
3. От чего зависит количество триггеров в регистре?
102
4. Каким образом вводится в регистр заданное число (параллельным, последовательным кодом)?
5. Как классифицируют регистры?
6. Как производится считывание информации с регистра в параллельном и последовательном кодах?
7. Каким образом производится сдвиг информации в регистре?
8. Как производится преобразование последовательного кода
в параллельный?
9. Нарисовать схему трехразрядного параллельного регистра на
D-триггерах. С помощью временных диаграмм пояснить его работу.
10. Нарисовать схему трехразрядного регистра сдвига на D-триггерах
с помощью временных диаграмм, пояснить его работу.
11. Перечислить возможности универсального регистра ИС
КР1533ИР24 и необходимые для их реализации действия.
12. Пояснить, как можно очистить (установить в состояние 0) параллельный и последовательный регистр.
13. Объяснить, как можно записать число 10002 в четырехразрядный регистр сдвига после его очистки.
14. Объяснить, как можно записать число 10112 в четырехразрядный
параллельный регистр после его очистки.
15. С какой целью производится преобразование представления чисел из последовательной формы в параллельную и наоборот?
16. Где применяют регистры?
103
5. СЧЕТЧИКИ ИМПУЛЬСОВ
5.1. Основные теоретические сведения
5.1.1. Характеристики и классификация счетчиков
Цифровым счетчиком импульсов называют устройство, предназначенное для счета входных импульсов. Чаще счетчики строят
на основе D и JK триггеров, позволяющих организовать счетный
T-вход (построить Т-триггер). При использовании D-триггера в качестве счетного его инверсный выход соединяют со своим входом D.
Для превращения JK-триггера в счетный необходимо объединить входы J и K и подать на них высокий уровень. При этом синхронизирующий вход C в обоих случаях является счетным входом триггеров.
Примером простейшего одноразрядного счетчика может служить
T-триггер, считающий до двух, так как он имеет два состояния 0 и 1,
принимаемые поочередно под действием входных сигналов. Многоразрядные счетчики содержат цепочку последовательно соединенных триггеров. Каждый из триггеров такой цепочки называют
разрядом счетчика. Информация снимается с прямых и (или) инверсных выходов всех триггеров. В паузах между входными импульсами триггеры сохраняют свое состояние, т. е. счетчик запоминает
число сосчитанных импульсов. Паузы используются для считывания результата счета.
Число возможных состояний счетчика называют модулем (коэффициентом) счета (пересчета) или емкостью счетчика – Kсч. Когда число входных импульсов Nвх > Kсч, при Nвх = Kсч происходит переполнение, после чего счетчик возвращается в нулевое состояние
и повторяет цикл работы. Таким образом, модуль счета характеризует число входных импульсов, необходимое для выполнения одного цикла счета и возвращения в исходное состояние.
104
Другой важной характеристикой счетчика является его быстродействие, которое оценивается разрешающей способностью tразр.сч
и временем установки кода счетчика tк. Под разрешающей способностью понимают минимальное время между двумя входными сигналами, в течение которых еще не возникают сбои в работе. Обратная величина fмакс = 1/tразр.сч называется максимальной частотой счета.
У современных интегральных счетчиков она достигает сотен мегагерц. Время установки кода tк равно времени между моментом поступления входного сигнала и переходом счетчика в новое состояние.
Время установки различных кодов неодинаково. Быстродействие зависит от свойств триггеров и способа их соединения между собой.
Цифровые счетчики классифицируют по различным признакам
(рис. 5.1).
Классификационные признаки могут встречаются в различных
сочетаниях: например, суммирующие счетчики бывают как с последовательным, так и с параллельным переносом и могут иметь двоичный, десятичный или иной модуль счета.
Цифровые счетчики
с произвольным постоянным
модулем
с переменным модулем
по модулю счета
двоичные (бинарные)
двоичные-десятичные (декадн.)
по способу
кодирования
с произвольным кодом
по способу
организации
внутренней связи
с последовательным переносом
с параллельным переносом
с комбинированным переносом
кольцевые
по направлению
счета
суммирующие (прямого счета)
вычитающие (обратного счета)
реверсивные
Рис. 5.1. Классификация счетчиков
Двоичные счетчики. Различные схемы счетчиков при поступлении входных импульсов могут перебирать свои состояния в самом
105
различном порядке. Часто применяют двоичные (бинарные) счетчики, у которых порядок смены состояний триггеров соответствует
последовательности двоичных чисел.
Для двоичных счетчиков Ксч = 2m, где m – число разрядов счетчика (триггеров). Максимальное значение числа, до которого может вестись счет
N = Kсч−1. Например, четырехразрядный счетчик (m = 4) считает до N = 15 (табл. 5.1).
Таблица 5.1
Число поступивших импульсов
Состояние триггеров
0
1
2
3
4
Q4
0
0
0
0
0
Q3
0
0
0
0
1
Q2
0
0
1
1
0
Q1
0
1
0
1
0
5
6
7
8
9
10
11
12
13
14
15
16
0
0
0
1
1
1
1
1
1
1
1
0
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
Зная номера триггеров и состояние их выходов Q, можно определить записанное в счетчик десятичное число
N = Qm · 2m-1 + ... + Q1 · 20,
где 20 – вес первого (младшего) разряда; 21 – второго; ... 2m-1 – вес m-го
разряда. Вес первого разряда эквивалентен одному импульсу, второго – двум импульсам и т. д.
Десятичные счетчики. Введением дополнительных логических
связей двоичные счетчики могут быть обращены в недвоичные
с Ксч ≠ 2m. Среди них наибольшее распространение получили десятич106
ные (декадные) счетчики, имеющие Ксч = 10. Десятичный счет осуществляется в двоично-десятичном коде (двоичный по коду счета,
десятичный по числу состояний). Для представления цифр каждого разряда десятичного числа требуется четыре триггера. Если число
десятичных разрядов n, то число триггеров, необходимое для регистрации чисел в счетчике, равно 4n. А максимальное значение чисел
N = 10n – 1. В качестве примера в табл. 5.2 приведена последовательность состояний триггеров в двухразрядном десятичном счетчике,
показанном на рис. 5.2.
Таблица 5.2
Число поступивших импульсов
Состояние триггеров
Q42
Q32
Q22
Q12
Q41
Q31
Q21
Q11
0
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
1
2
0
0
0
0
0
0
1
0
3
0
0
0
0
0
0
1
1
...
...
...
...
...
...
...
...
...
9
0
0
0
0
1
0
0
1
10
0
0
0
1
0
0
0
0
11
0
0
0
1
0
0
0
1
...
...
...
...
...
...
...
...
...
99
1
0
0
1
1
0
0
1
Q 21
Q 31
Q 41
Q 12
Q 22
Q 32
Q 42
Q 11
вход
2 декада
1 декада
Рис. 5.2. Структура двухразрядного десятичного счетчика
Реже используют одинарное (единичное) кодирование, когда состояние счетчика представлено местом расположения единственной
единицы (например, в кольцевом счетчике с одной двигающейся из
107
триггера в триггер единицей), и другие, более сложные виды кодирования (код Грея, Баркера и т. д.).
В суммирующем (с прямым счетом) счетчике каждый входной импульс увеличивает число, записанное в счетчике, на единицу. Вычитающий (с обратным счетом) счетчик действует обратным образом:
двоичное число, хранящееся в счетчике, с каждым поступающим импульсом уменьшается на единицу. Реверсивный счетчик может работать в качестве суммирующего и вычитающего.
Счетчики с последовательным переносом (последовательные счетчики) представляют собой цепочку триггеров, в которой импульсы, подлежащие счету, поступают на вход первого триггера, а сигнал
переноса передается последовательно от одного разряда к другому.
В связи с тем, что входной код в таких счетчиках устанавливается не одновременно, а последовательно во времени разряд за разрядом, их называют также асинхронными. Для построения асинхронных счетчиков
используют D и JK-триггеры в счетном режиме. Главное достоинство
счетчиков с последовательным переносом – простота схемы. Увеличение разрядности осуществляется подключением нужного числа триггеров к выходу последнего триггера. Основной их недостаток – сравнительно низкое быстродействие из-за последовательного срабатывания
триггеров. Максимальное время установления последовательных счетчиков наблюдается при переходах, сопровождающихся переключением всех разрядов (например, от 1111 к 0000 в суммирующем счетчике).
Счетчики с параллельным переносом состоят из синхронных триггеров (имеющих вход синхронизации). Входные импульсы подаются
одновременно на все тактовые входы, а каждый из триггеров цепочки
служит по отношению к последующим только источником информационных сигналов. Срабатывание триггеров параллельного счетчика происходит синхронно (одновременно во всех разрядах) начиная
с некоторого времени, в связи с чем их называют синхронными. Время установки кода всего счетчика равно времени переключения для
одного триггера. В таких счетчиках используются D и JK-триггеры,
обычно с дополнительными логическими элементами. Синхронная
схема значительно сложнее асинхронной, поэтому число разрядов у
этих счетчиков невелико (4-6). Счетчики с параллельным переносом
(синхронные) используют в быстродействующих устройствах. Они
более помехоустойчивы, так как в паузах между импульсами триггеры счетчика блокированы. В синхронный счетчик возможна синхронная (по тактовому импульсу) параллельная (в каждый триггер)
загрузка начальных данных, т. е. предустановка.
108
В счетчиках с комбинированным переносом триггеры объединены
в группы так, что отдельные группы образуют счетчики с параллельным переносом, а группы соединяются по схеме с последовательным переносом. В роли групп могут быть и готовые счетчики. Общий коэффициент счета равен произведению коэффициентов счета
всех групп. Такой способ связи используют для построения многоразрядных счетчиков.
Конструктивно счетчики выполняются в виде совокупности интегральных схем – триггеров, соединенных соответствующим образом, или в виде одной интегральной схемы, содержащей многоразрядный счетчик. Для обозначения счетчика на корпусе интегральной
схемы используются буквы ИЕ.
Применения счетчиков весьма разнообразны. В ЭВМ они используются для образования адресов слов в запоминающих устройствах
и адресов команд в устройствах управления, подсчета шагов программы, циклов сложения и вычитания, умножения, деления. Счетчики
являются основой для построения распределителей импульсов, накапливающих сумматоров, делителей частоты, пересчетных и других устройств.
5.1.2. Условное графическое обозначение счетчиков
На принципиальных схемах счетчики изображают в виде прямоугольника с дополнительными полями для меток, обозначающих назначение выводов (рис. 5.3).
D1
D2
D4
D8
E
Q1
Q2
Q4
Q8
CT2
≥15
+1
≤0
–1
5V
R
0V
Рис. 5.3. Пример условного обозначения счетчика К155ИЕ7
Входы счетчика располагают слева, выходы – справа, остальные выводы – с любой стороны. Символом счетчиков на схемах служат латинские буквы СТ (от англ. counter – счетчик). После символа ставят
109
число, характеризующее способ кодирования (например, СТ2 – двоичный, СТ2/10 – двоично-десятичный), либо модуль счета – СТ16.
Для обозначения статических, динамических, прямых и инверсных выводов счетчика в месте присоединения линий выводов к полям условного обозначения ставят специальные знаки, подобные
тем, что используются в триггерах. Например, динамический вход
обозначают косой чертой, треугольником или стрелкой, инверсные
входы и выходы обозначают кружком. Статические входы и выходы
не имеют каких-либо знаков.
Используемые в счетчиках метки выводов:
R – установка в 0 (сброс);
+1 – суммирующий вход;
–1 – вычитающий вход;
D, D1-D2-D4-D8 (1-2-4-8) – входы данных;
Q, Q1-Q2-Q4-Q8 (1-2-4-8) – выходы;
CR(P) – перенос;
BR – заем;
С – тактирующий вход;
Т – счетный вход;
E(V) – разрешение записи информации (предустановки);
x – нелогический вывод;
WR – запись.
5.1.3. Способы построения и принцип действия
простейших счетчиков
Структуры двоичных счетчиков можно получить эвристическим путем (внимательно рассмотрев особенности последовательности двоичных чисел) или формальным методом (с помощью теории конечных автоматов). Ниже используется первый подход, как более простой.
5.1.3.1. Суммирующий двоичный асинхронный счетчик
В суммирующем счетчике поступление на вход очередного импульса вызывает увеличение на одну единицу хранимого в счетчике
числа. Суммирование проводится по правилам выполнения операций сложения в двоичной системе счисления. Например:
1010
+ 1
1011
11 переносы
1011 исходное число
+
1
1100 результат
110
Из примеров видно: если цифра некоторого разряда при сложении с единицей остается неизменной либо изменяется с 0 на 1, то при
этом цифры более старших разрядов не изменяются; если цифра некоторого разряда изменяется с 1 на 0, то происходит инвертирование цифры следующего за ним более старшего разряда. Эта закономерность, для примера отраженная стрелками в таблице состояний
трехразрядного суммирующего счетчика (табл. 5.3), используется при
построении его схемы.
Таблица 5.3
Nсост
Q3
Q2
Q1
0
1
2
3
4
5
6
7
0
0
0
0
0
1
1
1
1
0
0
0
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
0
Функциональная схема трехразрядного счетчика и соответствующие временные диаграммы показаны на рис. 5.4.
Рассмотрим работу счетчика, показанного на рис. 5.4, а. Счетчик
состоит из трех последовательно соединенных Т-триггеров, имеющих вход R установки в нулевое состояние. Счетные импульсы подаются на вход триггера младшего разряда. На триггеры последующих
разрядов сигналы переключения поступают с инверсных выходов
триггеров предыдущих разрядов. Цифры, отображающие состояние
прямых выходов триггеров, образуют двоичный код числа импульсов, поступивших на вход счетчика. Процесс счета иллюстрируется
идеализированными (без учета задержек) временными диаграммами. Под диаграммами указаны двоичные и десятичные числа, соответствующие различным состояниям счетчика.
До поступления импульсов на счетный вход сигналом R = 0 производится установка счетчика в состояние Q3Q2Q1 = 000. По фронту
первого счетного импульса триггер младшего разряда переключится в состояние Q = 1, а состояние остальных (более старших) разрядов остается неизменным. При этом на выходе счетчика установится комбинация Q3Q2Q1 = 001. Счетный импульс 2 возвратит первый
триггер в исходное состояние Q = 0, а возникший положительный
111
перепад на его инверсном выходе переключит второй триггер в состояние Q2 =1. На выходе счетчика установится комбинация Q3Q2Q1 = 010
(число «2» в десятичной системе). Счет продолжается: фронт сигнала на
инверсном выходе каждого триггера переключит следующий триггер.
Счетчик оказывается заполненным после 7-го импульса (Q3Q2Q1 = 111).
После 8-го импульса все триггеры счетчика перейдут в состояние 0
и далее, начнется новый цикл счета. Таким образом, модуль счета
составляет Ксч = 8.
а
Q2
Q1
T
R
б
Q3
T T1
T T2
T
R
R
R
T
T3
Q2
Q1
R
Q3
T T1
T T2
T
R
R
R
T3
в
R
1
T
2
3
4
6
5
7
8
9
t
t8
Q1
t
t
Q1
t
Q2
t
Q2
t
Q3
3t Зд.р.
Q3 Q2 Q1
0
001
010
011
100
101
110
111
000
1
2
3
4
5
6
7
0
t
t
Рис. 5.4. Суммирующий трехразрядный счетчик:
а, б – варианты функциональных схем;
в – временные диаграммы для схемы а
Стрелки на диаграммах показывают, что счетные импульсы запускают только первый триггер, триггер Т1 запускает триггер Т2, триггер Т2 запускает Т3. Поскольку каждый триггер воздействует только на один, следующий за ним, то для переключения всех триггеров
112
необходимо некоторое время. Например, в момент времени t8 счетный импульс 8 переключит триггер Т1 в состояние Q1 = 0. Это в свою
очередь приведет к переключению триггера Т2 из состояния Q2 = 1
в состояние Q2 = 0, наконец, триггер Т3 переключится в состояние
Q3 = 0.
Видно, что изменение состояний последовательно распространяется по цепочке триггеров. Переключение триггеров происходит
неодновременно (асинхронно), отсюда другое название подобных
счетчиков – «асинхронные». Реально переключение всех триггеров
происходит за время mtзд.р, где m – число триггеров, mtзд.р – задержка распространения сигнала в одном триггере. Для рассматриваемого счетчика время 3tзд.р одновременно является и максимальным
временем установки кода (000). Время установки остальных кодов
меньше указанного.
Из-за задержек триггеров в счетчике возникают временные ложные состояния, отсутствующие в таблице его функционирования
(табл. 5.3) и на временных диаграммах. Правильный результат можно снимать со счетчика только после завершения в нем переходных
процессов.
Другие названия рассматриваемого счетчика: счетчик по модулю 8; трехразрядный; последовательный; с последовательным переносом; асинхронный. Каждое из них характеризует схему с какойто одной стороны.
Иногда используется эквивалентный вариант суммирующего
счетчика на Т-триггерах (рис. 5.4, б), в котором переключение триггеров осуществляется срезами (а не фронтами) импульсов.
5.1.3.2. Вычитающий счетчик с последовательным переносом
В вычитающем счетчике выходной код уменьшается на единицу
при поступлении очередного счетного импульса. Вычитание производится в двоичной системе счисления. Переполнение вычитающего счетчика происходит после достижения им нулевого состояния (табл. 5.4).
Как видно из таблицы, значение переменной Qn изменяется тогда, когда переменная в соседнем разряде Qn-1 переходит из состояния
0 в состояние 1 (показано стрелками). Эта закономерность используется при построении схем вычитающих счетчиков. Функциональная схема трехразрядного счетчика и соответствующие идеализированные временные диаграммы приведены на рис. 5.5.
113
Таблица 5.4
Nсост
Q3
Q2
Q1
0
7
6
5
4
3
2
1
0
0
1
1
1
1
0
0
0
0
0
1
1
0
0
1
1
0
0
0
1
0
1
0
1
0
1
0
Q2
Q1
а
T
T T2
T T1
Q3
T
T T3
R
R
Q2
Q1
б
Q3
T T1
T T2
T T3
R
R
R
в
R
1
T
2
3
4
6
5
7
8
9
t
t
Q1
t
Q2
t
Q3
t
111
Q3Q2 Q1
0
7
110
101
100
011
110
001
6
5
4
3
2
1
000
t
0
Рис. 5.5. Вычитающий трехразрядный счетчик:
а, б – варианты функциональных схем; в – временные диаграммы
для схемы а
Вычитающий счетчик, как и суммирующий, имеет период циклической работы, равный 2m импульсов.
Рассмотренные счетчики имеют непосредственную связь между триггерами и относятся к группе счетчиков с последовательным переносом,
114
которые, в общем случае, могут содержать в своем составе промежуточные (между триггерами) логические элементы. Задержка распространения таких счетчиков растет пропорционально числу разрядов.
5.1.3.3. Счетчик с произвольным модулем
На практике возникает необходимость в счетчиках, модуль счета которых не выражается целой степенью двойки, т. е. произволен.
Так, для схем часов и календарей используются счетчики с модулями
счета 6 (десятки минут), 24 (часы), 7 (дни недели). Часто применяются счетчики с Ксч = 3, 10, т. е. счетчики, имеющие соответственно 3
и 10 устойчивых состояний. Один из способов построения таких счетчиков, применяющихся в серийных микросхемах, заключается в исключении лишних устойчивых состояний у счетчика с Ксч = 2m, т. е.
в организации схем, запрещающих некоторые состояния.
Известно множество вариантов схемных решений исключения лишних состояний. Например, исключение в качестве лишних
некоторого числа первых состояний счетчика приводит к ненулевому состоянию. Исключение последних состояний позволяет сохранить естественный порядок счета.
Рассмотрим принцип построения суммирующего счетчика с произвольным модулем с автосбросом. У такого счетчика уменьшение числа устойчивых состояний достигается за счет сбрасывания его в нулевое состояние после подсчета заданного числа импульсов. К счетчику
добавляется логическое устройство, проверяющее условие: «Код на
счетчике изображает число, равное Ксч?», и при положительном исходе
проверки направляет сигнал для сброса счетчика в нулевое состояние.
Это условие может быть проверено многовходовой схемой И (И-НЕ),
подключенной к прямым выходам тех триггеров, которые при записи
в счетчике числа Ксч должны находиться в состоянии 1. Структурная схема, поясняющий этот
код
+1 CT Q
способ, показана на рис. 5.6.
Поскольку установка в нуль
2m
по R-входу у ТТЛ триггеров осуИ (И-НЕ)
ществляется сигналом логическосхема сброса
го нуля, а у КМОП – логической
R
единицей, в первом случае должен
быть применен логический элемент
Рис. 5.6. Структурная схема
И-НЕ, во втором – И. Отдельная
счетчика с произвольным
схема сброса служит для исключемодулем счета
ния помех на выходе логического
115
элемента, способных досрочно сбросить счетчик в 0, и расширения длительности импульса сброса для гарантированного сброса счетчика в нуль.
Для пояснения процессов в счетчике рассмотрим для примера упрощенную схему (рис. 5.7), в которой специальная схема сброса отсутствует.
а
Q2
Q1
T
T
T1
R
Q4
Q3
T T2
T
R
R
T3
T
T4
&
R
R
б
T
1
2
3
4
5
6
7
8
9 10 11 12 13 14 15 16
t
Q1
0 1 0 1
Q1
t
t
Q2
0 0 0
0
t
Q2
t
Q3
1 10
0
t
Q3
t
Q4
1 10
0
t
R
1101
Q4 Q3 Q2 Q1
1001 1010 1001 1100
9
10 11 12 13 0
0001 0010
1
00002
Рис. 5.7. Счетчик на ТТЛ элементах с Ксч = 13:
а – функциональная схема; б – временные диаграммы
116
t
t
В исходном состоянии на прямых выходах всех триггеров низкий
уровень, а на выходе логического элемента и на входах сброса триггеров R – высокий уровень, и триггеры могут нормально работать.
Появление высокого уровня на выходе одного или двух триггеров
в процессе счета не отразится на состоянии логического элемента, поскольку для этого требуется высокий уровень на всех его входах. Когда это произойдет (при коде на выходе счетчика Q4Q3Q2Q1 =
=11012 = 1310), возникший на выходе логического элемента низкий
уровень (R = Q 4 ⋅Q 3 ⋅Q1 = 1 ⋅1 ⋅1 = 0 ) сбросит все триггеры в нулевое
состояние и цикл счета начнется снова.
Импульс установки нуля R подается также на триггер Т2, хотя после 13 импульсов он и так находится в состоянии логического нуля.
Это сделано для предупреждения ложных срабатываний, так как
в момент опрокидывания триггера Т1 под действием импульса R
«установка нуля» на его выходе Q1 возникает перепад напряжения,
подобный полезному сигналу.
Из диаграмм видно, что только с приходом тринадцатого импульса напряжение высокого уровня появляется на выходах триггеров Т1,
Т3, Т4, другому числу входных импульсов соответствуют иные комбинации состояний триггеров. Поэтому за цикл счета логический элемент сработает только один раз и вернет схему в нулевое состояние.
В общем случае синтез счетчика с произвольным модулем счета осуществляется следующим образом. Модуль счета представляется двоичным кодом. Число разрядов двоичного числа показывает,
сколько триггеров должен иметь счетчик, а число единиц в коде определяет число входов дополнительного логического элемента. Входы
элемента подключаются к прямым выходам тех триггеров, которые
соответствуют единицам двоичного кода. Выход логического элемента соединяется со входами установки нуля (входы R) всех триггеров, от которых были сделаны отводы, а также тех, которые непосредственно за ним следуют.
Указанный алгоритм применим к различным триггерам и некоторым готовым счетчикам в интегральном исполнении, имеющим
входы установки нуля.
5.1.3.4. Счетчики с параллельным переносом
Задержка распространения счетчиков с последовательным переносом растет пропорционально числу его разрядов. Для уменьшения
времени задержки используют счетчики с параллельным переносом.
Распространенный вариант одного из них показан на рис. 5.8.
117
а
б
T
TT
Q1
T
R 1
& T1
T
1
R 2
&
T2
2
&
R
3
T
TT
Q2
TT
1
2
3
4
5
6
7
8
Q3
Q4
R 4
& CR
9 10 11 12 13 14 15 16 17
t
t
Q1
1 0
T1 = T · Q1
T1
R 3
T3
R
t
t
Q2
1
0
T2 = T · Q1·Q2
T2
t
t
Q3
1 0
t
T3 = T · Q1·Q2·Q3
T3
t
Q4
1
t8
0
t
Рис. 5.8. Счетчик с параллельным переносом:
а – функциональная схема; б – временные диаграммы
Принцип параллельного переноса заключается в следующем. На
входе каждого триггера (кроме самого первого) включен конъюнктор. Входной сигнал Т поступает параллельно на все конъюнкторы
и там, где они открыты (т. е. на остальных входах конъюкторов логическая единица), вызывает одновременное переключение соответствующих триггеров.
На вход каждого конъюнктора кроме входного сигнала Т поданы
выходы всех триггеров младше данного разряда. Поэтому при подаче
сигнала Т изменяют свое состояние все те триггеры, перед которыми
все более младшие триггеры находились в состоянии 1.
Например, в момент времени t8 (рис. 5.8, б) конъюнктор 1 открыт
сигналом Q1 = 1 первого триггера, и 8-й импульс, пройдя через конъюнктор, изменит состояние 2-го триггера с единичного на нулевое.
Из диаграмм видно, что в этот момент открыты также 2-й и 3-й конъюнкторы (так как Q1 = Q2= Q3 = 1), поэтому 8-й импульс изменит состояние и более «старших» триггеров (3-го и 4-го). Смена состояний
триггеров происходит по срезу 8-го импульса практически одновременно – синхронно (отсюда другое название счетчика – «синхронный»). В результате время задержки у счетчика с параллельным переносом значительно меньше, чем у счетчиков с последовательным
переносом, и не зависит от числа разрядов. Для рассмотренной схемы время задержки равно сумме задержки конъюнктора и триггера.
118
Платой за малую задержку счетчика является необходимость использования многовходовых конъюнкторов, что усложняет схему
и ограничивает разрядность счетчика обычно четырьмя разрядами.
По такому принципу построен, в частности, счетчик К561ИЕ10. Схемы большей разрядности набирают из нескольких малоразрядных
счетчиков, используя в качестве сигнала переноса выход старшего
разряда. Пунктиром на рис. 5.8, а показан способ организации переноса с помощью дополнительного конъюнктора.
5.1.3.5. Реверсивные счетчики
Реверсивными называют счетчики, которые могут работать в режиме суммирования и вычитания. Рассмотрим наиболее распространенный способ построения реверсивных счетчиков – переключением межразрядных связей.
Из сравнения схем суммирующего и вычитающего счетчиков
с последовательным переносом следует, что они различаются лишь
точкой съема сигнала, подаваемого с предыдущего разряда на последующий: в одном случае сигнал снимается с прямого выхода триггера, в другом – с инверсного. Поэтому для построения реверсивного счетчика достаточно с помощью схемы управления изменять
межразрядные связи, т. е. подключаться к прямому либо инверсному выходу триггеров (рис. 5.9). Однако такой простейший реверсивный счетчик имеет тот недостаток, что записанная в нем информация может искажаться при изменении направления счета, что не
всегда приемлемо.
Q2
Q1
T
T
T
T
Q3
T T
Схема
управления
Рис. 5.9. Реверсивный счетчик с последовательным переносом
119
Более совершенны синхронные (с параллельным переносом) реверсивные счетчики, в которых применяются два различных способа
подачи счетных импульсов: с общим входом сложения – вычитания
(рис. 5.10) и с раздельными входами сложения и вычитания (рис. 5.11).
Прямо/обратно (
)
1
Q1
T
T
&
тракт
переноса
&
& 1
Q2
T
T
& 1
&
1
&
Q3
T
T
& 1
&
2
Мультиплексоры
&
СR/BR
3
Рис. 5.10. Реверсивный счетчик с параллельным переносом
и общим входом сложения – вычитания
Счетчик, показанный на рис. 5.10, имеет один счетный вход Т
и для сложения, и для вычитания, а также управляющий вход переключения режима «прямо/обратно». К выходам триггеров подключены мультиплексоры «2 – 1», выполненные на элементах И - ИЛИ, подключающие
к тракту переноса один из выходов триггера под действием управляющего сигнала. На выходе последнего конъюнктора 3 в режиме сложения вырабатывается перенос CR, а также в режиме вычитания – заем BR.
Импульс займа BR формируется из входного счетного импульса
при состоянии счетчика «все нули» за счет того, что присутствующие
на всех инверсных выходах триггеров единичные уровни через мультиплексоры поступают на вход конъюнктора 3 и открывают его для
прохождения очередного счетного импульса. Аналогично формируется и перенос CR, когда счетчик в состоянии «все единицы». Для
120
исключения сбоев переключать направление счета можно лишь при
нулевом уровне счетного сигнала, когда входные конъюнкторы (1 и 2)
триггеров закрыты этим уровнем, т. е. триггеры находятся в режиме
хранения, и изменения выходных уровней мультиплексоров при переключении не воздействуют на их счетные входы.
Такой принцип работы реверсивного счетчика использован в микросхемах К561ИЕ11, К561ИЕ14, К561ИЕ16, К531ИЕ16, реальная
схема которых значительно сложнее рассмотренной.
Другой способ управления реверсивными счетчиками иллюстрирует рис. 5.11 на примере двухразрядного счетчика с параллельным
переносом и раздельными входами сложения и вычитания.
Вход управления режимом здесь отсутствует, а импульсы для сложения и вычитания подаются по двум различным входам. Счетчик
имеет два независимых тракта переноса – один для сложения, другой
для вычитания, подключенных к входу первого триггера через элемент
ИЛИ. Сразу оба счетных сигнала подавать нельзя. На практике счетные импульсы подаются на входы счетчика через вспомогательный
входной демультиплексор, вариант которого показан на рис. 5.11, б.
При наращивании разрядности счетчика выход CR подключается ко
входу +1, а выход BR – ко входу –1 следующего счетчика.
а
б
+1
1
T
T
Q1
–1
1
& 1
&
T
T
Q2
2
Прямо/обратно
&
+1
&
≥3
CR
T
1
&
&
–1
≤0
BR
Рис. 5.11. Реверсивный счетчик с раздельными входами
сложения и вычитания:
а – схема счетчика; б – вспомогательный входной демультиплексор
121
Принцип двух счетных входов использован, например, в микросхемах К155ИЕ6, К155ИЕ7, К555ИЕ6, К555ИЕ7.
5.1.3.6. Счетчик в коде «1 из N»
Представляет собой регистр сдвига, в котором прямой выход последнего триггера соединяется с входом первого. N-разрядный счетчик содержит N D-триггеров или JK-триггеров. Схема счетчика, выполненного на D-триггерах, показана на рис. 5.12.
а
QN-1
Q2
Q1
Q0
Bx.
T
D
C
S
D
C
S
T
D
C
S
T
D
C
S
T
Уст.
б
Уст.
Rx.
1 цикл
1
2
3
2 цикл
N-1
N
1
2
t
t
Q0
t
Q1
t
Q2
t
QN-1
t
Рис. 5.12. Счетчик в коде «1 из N» на D-триггерах:
а – схема счетчика; б – временные диаграммы
Перед началом счета (до поступления входных импульсов) импульсом начальной установки в младший разряд счетчика (Q0) записывается логическая 1, а в остальные разряды логический 0. Этому
состоянию счетчика соответствует число 0. С началом счета каждый
из приходящих входных импульсов переписывает 1 в следующий
триггер, число поступивших импульсов определяется по номеру выхода, на котором имеется 1, т. е. непосредственно в десятичной си122
стеме счисления. После подачи (N – 1) импульсов в состоянии 1 окажется (N – 1) триггер, а с приходом N-го импульса единица из него
перепишется в младший триггер, и начнется новый цикл счета. Таким образом, период цикла (коэффициент счета) счетчика равен числу триггеров Kсч = N, а счетчик работает в коде «1 из N».
Например, для построения декады десятичного счетчика по принципу счетчика в коде «1 из N» необходимо 10 триггеров (вместо четырех триггеров в двоичном счетчике). В результате удобная возможность получения из счетчика чисел в десятичной системе счисления
достигается значительным увеличением числа используемых в схеме триггеров. В связи с этим в качестве многоразрядных счетчиков
такие схемы применяются редко.
Другой недостаток счетчика в коде «1 из N» – потеря работоспособности при сбое. Если в силу каких-либо причин в счетчике появится лишняя единица, то возникшая ошибка не самоустраняется.
Возможность устранения ошибок от сбоев достигается усложнением схемы.
Главная область применения таких счетчиков – распределители уровней и формирователи управляющих сигналов на N каналов,
чаще всего N < 10.
123
5.2. Лабораторная работа № 5
Исследование счетчиков электрических импульсов
Цель работы: ознакомиться с принципом действия и способами
построения счетчиков.
5.2.1. Задания для самостоятельной подготовки
1. Изучить теоретические сведения и письменно ответить на контрольные вопросы.
2. Разработать схему суммирующего счетчика с модулем счета согласно варианту из таблицы.
Вариант
1
2
3
4
5
6
7
8
9
10
Модуль счета
5
6
7
9
10
11
12
13
14
15
5.2.2. Порядок выполнения работы
1. Исследование суммирующего счетчика. Соберите схему по
рис. 5.13.
+V
Q1
[Space]
D Q
Q'
Q2
Q3
D Q
D Q
Q'
Q'
Рис. 5.13. Схема суммирующего счетчика
Включите схему. Подавая на вход тактовые импульсы при помощи ключа [Space] и наблюдая состояние выходов счетчика при помощи логических пробников и индикатора, заполните таблицу состояний счетчика. Начертите временные диаграммы.
124
N
Q1
Q2
Q3
0
1
2
3
4
5
6
7
8
2. Исследование вычитающего счетчика. Соберите схему по
рис. 5.14. Генератор тактовых импульсов расположен в каталоге
Sources, логический анализатор – в каталоге Instruments.
Q1
Q2
Q3
DQ
Q'
DQ
Q'
DQ
Q'
1 kHz/50 %
Рис. 5.14. Схема вычитающего счетчика
Откройте логический анализатор, щелкнув правой кнопкой мыши
по нему и выбрав вкладку Open (рис. 5.15). Включите схему и зарисуйте временные диаграммы работы вычитающего счетчика.
Переключите входы логического анализатора к инверсным выходам триггеров. Снимите полученные временные диаграммы и сравните их с полученными в задании 1. Сделайте выводы.
3. Исследование суммирующего счетчика с произвольным модулем счета. Соберите схему по рис. 5.16.
125
Рис. 5.15. Окно логического анализатора
+v
[C]
DQ
Q'
DQ
Q'
DQ
Q'
Q2
Q1
Q3
Рис. 5.16. Схема счетчика с модулем счета 6
Включите схему. Подавая на вход схемы тактовые импульсы при
помощи ключа С и наблюдая состояние выходов счетчика при помощи логических пробников, начертите временные диаграммы работы счетчика и определите коэффициент счета.
126
Измените структуру комбинационной части счетчика в соответствии со схемой на рис. 5.17.
+v
Q1
[C]
DQ
Q'
Q3
Q2
DQ
Q'
DQ
Q'
Рис. 5.17. Схема счетчика с модулем счета 5
Подавая на вход схемы тактовые импульсы при помощи ключа
[C] и наблюдая состояние выходов счетчика при помощи логических
пробников, начертите временные диаграммы работы счетчика.
4. Исследование счетчика в коде «1 из N». Соберите схему по
рис. 5.18.
+v
[S]
Q1
Q0
Q2
[C]
DQ
Q'
DQ
Q'
Рис. 5.18. Схема счетчика в коде «1 из N»
127
DQ
Q'
Включите схему. До подачи счетных импульсов кратковременным подключением ключа [S] к «земле» в младший разряд счетчика
Q0 запишите логическую 1. Подавая счетные импульсы C, снимите
и постройте временные диаграммы сигналов на выходах триггеров.
Счетные импульсы подаются переключением ключа [C] от «земли»
к питанию. Определите коэффициент счета счетчика.
5. Соберите и смоделируйте работу счетчиков согласно варианту из таблицы. В таблице обозначены: 5.8 – счетчик с параллельным
переносом; 5.10 – реверсивный счетчик с параллельным переносом
и общим входом сложения-вычитания; 5.11 – реверсивный счетчик
с раздельными входами сложения и вычитания.
Вариант
Номер
рисунка
Количество разрядов
счетчика
Тип
триггера
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
5.8 5.10 5.11 5.8 5.10 5.11 5.8 5.10 5.11 5.8 5.10 5.11 5.8 5.10 5.11
2
2
2
3
3
3
4
4
4
D
D
D
D
D
D
D
D
D
3
3
JK JK
2
4
4
JK JK JK
3
JK
Результаты моделирования оформите в виде таблиц состояний
счетчиков и временных диаграмм.
5.2.3. Содержание отчета
Отчет должен содержать:
1. Название и цель работы.
2. Выполненные задания для самостоятельной подготовки.
3. Схемы исследованных счетчиков, таблицы состояний и временные диаграммы.
5.3. Контрольные вопросы
1. Каково назначение счетчиков?
2. Какие виды счетчиков вы знаете?
3. Какие счетчики называют двоичными, двоично-десятичными?
4. Что такое модуль счета?
5. От чего зависит модуль счета?
128
6. От чего зависит количество триггеров в счетчике?
7. Как снимается информация со счетчика?
8. Состояние триггеров счетчика описывается комбинацией 1011.
Какое число записано в счетчике?
9. По каким признакам классифицируют счетчики?
10. Назовите основные параметры счетчика и дайте их определение.
11. Чем определяется максимальная частота поступления входных
сигналов на счетчик?
12. Определите максимальную рабочую частоту двоичного асинхронного восьмиразрядного счетчика, если время задержки
каждого триггера равно 10-7 с.
13. Как повысить быстродействие счетчика?
14. Как определить максимальное число, до которого считает
счетчик?
15. Что происходит после переполнения счетчика?
16. Какой счетчик называется суммирующим (вычитающим)?
17. Какие закономерности используются при построении суммирующих (вычитающих) счетчиков?
18. Нарисуйте схему суммирующего (вычитающего) счетчика с последовательным переносом и с помощью временных диаграмм
поясните его работу.
19. Что такое реверсивный счетчик?
20. Как строят схемы реверсивных счетчиков?
21. Каким образом вводится в счетчик заданное число (предустановка)?
22. Поясните принцип построения счетчиков с произвольным модулем счета.
23. Нарисуйте и объясните принцип действия декадного счетчика.
24. Число десятичных разрядов счетчика равно 3. Сколько триггеров он содержит? Какое максимальное число можно записать в счетчик?
25. Нарисуйте схему трехразрядного десятичного счетчика.
26. Синтезируйте схему синхронного реверсивного счетчика с модулем счета 5.
27. В чем состоит принцип параллельного переноса?
28. Чем различаются синхронный и асинхронный счетчики?
29. Каковы достоинства и недостатки счетчиков с последовательным и параллельным переносом?
30. Поясните принцип единичного кодирования (кода «1 из N»).
31. Где применяют счетчики?
129
32. Нарисуйте условное графическое обозначение счетчиков (двоичного, декадного, реверсивного).
33. Как конструктивно выполняют многоразрядные счетчики?
34. Как обозначают интегральные схемы счетчиков?
35. Какими способами можно изменить коэффициент счета счетчика?
36. Сколько триггеров должен содержать счетчик с коэффициентом счета Ксч = (3, 5, 7, 9, 10, 12, 14, 15, 24, 30)?
130
6. КОДИРУЮЩИЕ УСТРОЙСТВА ЦИФРОВОЙ ТЕХНИКИ
6.1. Основные теоретические сведения
6.1.1. Мультиплексоры
Мультиплексор (от англ. multiplex – многократный) – это логический узел, осуществляющий подключение (коммутацию) одного из
нескольких входов данных к выходу.
Назначение мультиплексоров – управляемая передача данных
от нескольких входных каналов в один выходной канал. Каждый из
входных каналов поочередно подключается к выходному под управлением адресного сигнала.
Мультиплексоры имеют две группы входов и один выход, реже –
два взаимодополняющих (прямой и инверсный) выхода. Различают
информационные (для подачи входной информации) и управляющие (адресные и разрешающие) входы.
Мультиплексор можно уподобить бесконтактному многопозиционному переключателю (рис. 6.1), в котором двоичный код А задает положение переключателю, соединяющему один из входов D с выходом Y.
Нулевой управляющий код ставит переключатель в верхнее положение,
а далее с изменением управляющего кода на единицу переключатель переходит в соседнее положение. Номер информационного входа, который
соединяется с выходным выводом Y, соответствует коду А, поданному
на адресные входы мультиплексора. НаA = ...A1 A0
D0
пример, двоичный код A = А1А0 = 102 = 210
Y
D1
на адресных входах обеспечит подклюD2
чение второго входа D2 к выходу: Y = D2.
D3
Если мультиплексор имеет n адресных входов А, то число информационных входов D будет равно 2n, т. е. nинф =
Рис. 6.1. Принцип работы
мультиплексора
= 2n адр (n адр = 1, 2,…).
131
Принцип построения схем цифровых мультиплексоров ТТЛ рассмотрим на простейшем примере. Покажем, каким образом мультиплексор 2-1 (читается «два в один» или «один из двух»), т. е. коммутирующий данные от двух источников в один выходной канал,
может быть построен на элементах И, ИЛИ, НЕ. В данном простом
случае синтез мультиплексора может быть выполнен по следующему алгоритму.
1. Искомая схема изображается в виде «черного ящика» с указанием всех входов и выходов.
2. По словесному описанию функционирования схемы составляется таблица истинности (формализация задачи).
3. По таблице истинности для выхода Y записывается соответствующая логическая функция.
4. По логической функции строится схема.
Итак, из словесного описания работы схемы следует: она должна
иметь два информационных входа D0 и D1, один адресный вход А0 (так
как nадр = log2nинф = ln n инф / ln2 = ln2 / ln2 = 1), выход Y (рис. 6.2, а),
а таблица истинности мультиплексора имеет 23 = 8 cтрок (рис. 6.2, б).
а
D0
D1
A0
Мультиплексор
2-1
Y
б
D0
0
0
1
1
0
0
1
1
Входы
D1
0
1
0
1
0
1
0
1
A0
0
0
0
0
1
1
1
1
Выходы
Y
0
0
1
1
0
1
0
1
Рис. 6.2. Представление мультиплексора 2-1:
а – в виде «черного ящика»; б – его таблица истинности
При адресе А0 = 0 к выходу подключен вход D0 и Y = D0 (на это
указывают первые четыре строки таблицы). При адресе А0 = 1 к вы132
ходу подключен вход D1 и Y = D1 (нижние четыре строки таблицы).
Для записи логической функции Y по таблице истинности воспользуемся известным правилом, в соответствии с которым функция Y
равна логической сумме всех возможных произведений входных сигналов с учетом знака инверсии, т. е.
Y = D0 · D1 · A 0 + D0 · D1 · A 0 + D 0 ⋅ D1 ⋅ A 0 + D0 · D1 · A0.
Произведения сигналов в строках 1, 2, 5, 7 таблицы равны нулю
и поэтому не учтены. Используя законы алгебры логики, преобразуем полученное выражение к виду:
Y = D0 · A 0 · ( D1+D1) + D1 · A0 · ( D 0 + D0) = D0 · A 0 + D1 · A0.
Таким образом, функционирование мультиплексора 2-1 описывается логической функцией
Y = D0 · A 0 + D1 · A0.
Процесс построения схемы мультиплексора по логической функции Y, основанный на старшинстве логических операций, показан
на рис. 6.3, а–в.
а
б
D0
в
D0
D0
D0 ·A0
D1
1
D1 ·A0
A0
Y
A0
D1
D1
г
D0
&
1
D1
&
&
1
A0
д
1
Y
D1
1
Y
A0
A0
&
D0
&
A0
D0
&
Y
D1
A0 1
Рис. 6.3. Мультиплексор 2-1: а, б, в – процесс построения схемы
в базисе И, ИЛИ, НЕ; г – эквивалентная схема в базисе НЕ, И-ИЛИ;
д – эквивалентный мультиплексору переключатель
133
Y
С помощью формул де Моргана схему на рис. 6.3, в легко перевести в базис И-НЕ, и это будет схема, по которой часто строят реальные мультиплексоры.
Упражнение. По приведенной выше методике на элементах И,
ИЛИ, НЕ построить схему мультиплексора 2-1, в котором при А0 = 0,
Y = D1, при А0 = 1, Y = D0.
Число информационных входов D мультиплексора можно увеличить добавлением логических элементов И, но при этом придется
увеличить и число адресных входов. С увеличением числа входов построение схемы рассмотренным методом усложняется, так как резко
возрастает число строк таблицы истинности. В этом случае используют метод разбиения сложной задачи на более простые (декомпозицию).
Мультиплексоры 2-1, 4-1, 8-1, 16-1 выпускаются в составе многих се-рий интегральных схем и имеют буквенный код «КП». Рис. 6.4
отражает логическую структуру мультиплексора 4-1 – половину микросхемы ТТЛ К155КП2.
Она содержит четыре информационных входа D0 – D3, два адресных входа А0 и A1 и разрешающий вход Е. Вход А0 принадлежит
младшему разряду адреса, A1 – старшему.
При Е = 1 (запрет) на одном из входов логических элементов И
будет логический нуль, поэтому на их выходах также будут нулевые
уровни независимо от состояния других входов. Выходной сигнал Y
в этом случае также будет равен нулю, т. е. мультиплексор заперт.
При Е = 0 (разрешение работы) любые комбинации адресных
сигналов А0 и A1 создают условия, при которых на входах (а значит,
и на выходах) трех логических элементов И существуют низкие уровни, пассивные для элемента ИЛИ (не влияющие на его выходное состояние). Состояние оставшегося четвертого элемента И определяется сигналом на его информационном входе, тот же сигнал будет
и на выходе мультиплексора.
Таким образом, из схемы и описания ее работы следует, что функционирование мультиплексора описывается таблицей истинности,
приведенной на рис. 6.4, б, и логическим выражением
Y = E (D0 · A1 · A 0 + D1 · A1 · A0 + D2 · A1 · A 0 + D3 · A1 · A0).
Например, при E = 0 двоичный код А = А1А0 = 102 на адресных
входах обеспечит подключение входа D2:
Y = 0 · (D0 · 1 · 0 +D1 · 1 · 0 + D2 · 1 · 0 + D3 · 1 · 0) = D2.
134
а
б
А0
1
А1
1
D0
1
D2
&
D3
&
E
A1
Y
0
0
0
D0
0
0
1
D2
0
1
0
D1
0
1
1
D3
1
x
x
0
К155КП2
6
5
4
3
1
14
2
10
11
12
13
15
&
Y
1
Выход
A0
в
&
D1
Входы
E
D0
D1
D2
D3
E1
MS
Y1
7
A0
A1
D0
D1
D2
D5
E2
Y2
9
Рис. 6.4. Мультиплексор 4-1: а – логическая структура мультиплексора;
б – его таблица истинности; в – условное графическое обозначение
мультиплексора К155КП2
Очевидно, что при E = 1 Y = 0, т. е. мультиплексор заперт.
Вход Е используется для расширения функциональных возможностей мультиплексора, например позволяет синхронизировать его
работу с другими устройствами, а также наращивать разрядность
мультиплексоров.
Рассмотренные схемы мультиплексоров коммутируют только один
разряд данных. При передаче многоразрядных данных в параллельной форме в каждом разряде используется свой мультиплексор.
Наращивание мультиплексоров. Мультиплексоры с числом входов больше 16 строят методом наращивания из стандартных микросхем. На практике наращивание выполняют двумя способами: объединением нескольких мультиплексоров в пирамидальную систему
(рис. 6.5, а), либо последовательным соединением разрешающих входов и внешних логических элементов (рис. 6.5, б).
135
а
б
D0
D1
D2
D3
D0
D1 MS
D2
D3
A0
A1
D4
D5
D6
D7
D0
D1 MS
D2
D3
A0
A1
D8
D9
D10
D11
D0
D1 MS Y2
D2
D3
A0
A1
D12
D13
D14
D15
A0
A1
A2
A3
D0
D1 MS
D2
D3
A0
A1
К155КП7
D0
D1 MS
D2
D3
D4
Y0
D5
D6
D7
A0
A1
A2
E
D0
D1
D2
D3
D4
D5
D6
D7
Y0
Y1
D0
D1 MS
D2
D3
A0
A1
Y
&
Y
К155КП7
D8
D9
D10
D11
D12
D13
D14
D15
A0
A1
A2
A3
Y3
MS
Y1
&
E
Рис. 6.5. Мультиплексор 16-1:
а – пирамидальная структура мультиплексора 16-1;
б – мультиплексор 16-1 на основе двух микросхем К155КП7
Пирамидальная схема состоит в данном случае из четырех мультиплексоров первого уровня и одного мультиплексора второго уровня.
Чередование сигналов в последовательности от 00 до 112 на адресных
входах А0, A1 одновременно коммутирует входы D0-D3 на выход Y 0 ,
входы D4-D7 на выход Y1, входы D8-D11 на выход Y 2, входы D12-D15
на выход Y3. Например, адресу А1А0 = 112 соответствует поступление
сигнала D3 на Y0, D7 на Y1, D11 на Y 2, D15 на Y 3. В свою очередь подключение входов Y0-Y 3 к выходу Y происходит при смене сигналов
на адресных входах высших разрядов А2 и A3 от 00 до 112. Если необходимо на выход Y передать сигнал D7, то должно быть A3A2 = 012
(код шины Y1), а полный адрес входа D7 – 01112.
В схеме, расширенной за счет разрешающих входов E (рис. 6.5, б),
адресными входами низших разрядов служат входы А0, A1, A2. Разрешающие входы Е используются для подачи высшего (четвертого)
разряда адреса A3. Верхняя по рисунку микросхема работает при
А3 = 0 (в это время нижняя отключена по входу Е), нижняя – при
А3 = 1 (при этом верхняя отключена). Например, для передачи на
выход Y сигнала D15 необходимо задать адрес А3А2А1A0 = 11112 = 1510.
При этом верхний мультиплексор заперт сигналом А3 = 1 и Y 0 = 1,
136
а нижний пропускает сигнал D15 на выход Y 1 , инвертируя его ( Y 1
= D15 ). Элемент И-НЕ еще раз инвертирует пропущенный сигнал,
поэтому Y = Y 0 ⋅Y 1 = 1 ⋅ D15 = D15.
Особенности терминологии и обозначений. Название «мультиплексор» исторически закрепилось за схемой на рис. 6.4, а, способной
осуществлять временное мультиплексирование сигналов, т. е. передачу их от нескольких источников в одну линию друг за другом
в темпе смены адресных кодов. Но эта же схема может выполнять еще
одну операцию – выбор, селекцию данных из определенного, указанного адресным кодом источника. В связи с этим ее часто называют селектором. Кроме того, поскольку схема выполняет коммутацию сигналов, ее еще называют коммутатором. Терминологическая
многозначность, распространенная в литературе, повлекла многозначность и в условных обозначениях на схемах – иногда одну и ту
же схему обозначают разными символами: MUX (или MX) – мультиплексор, SL – селектор, MS – мультиплексор-селектор.
Применение мультиплексоров. Кроме мультиплексирования, селекции и коммутации сигналов мультиплексоры применяются также
для преобразования параллельного двоичного кода в последовательный, используются в качестве сyмматоров, универсальных логических элементов с произвольной логической функцией, параллельных сдвигателей информации и для других целей.
В мультиплексорах ТТЛ входные информационные сигналы проходят через несколько логических элементов, поэтому они работают
только с импульсными сигналами. Мультиплексоры на полевых транзисторах (КМОП) строятся иначе – на основе дешифратора и двунаправленных ключей. В них сигнал от входа к выходу проходит без преобразования в промежуточных элементах микросхемы, поэтому они
пригодны для передачи как импульсных, так и аналоговых сигналов.
6.1.2. Демультиплексоры
Демультиплексор – это логический узел, подключающий вход
к одному из своих выходов. Выбор нужного выхода, как и в мультиплексоре, обеспечивается кодом на адресных входах.
Демультиплексор имеет один информационный вход D, n адресных (управляющих) входов А, 2n выходов Y и подобен многопозиционному переключателю (рис. 6.6, а).
137
а
б
в
A = ... A1 A0
Y0
Y1
Y2
Y3
D
& Y0
1
A
D
A
Y0
Y1
D
0
D
0
D
1
0
D
& Y1
D
Рис. 6.6. Демультиплексор 1-2:
а – эквивалентный демультиплексору переключатель;
б – схема простейшего демультиплексора 1-2;
в – его таблица истинности
Простейший демультиплексор ТТЛ 1-2 («один в два») (рис. 6.6, б)
работает следующим образом. При А = 0 закрыт нижний элемент И,
и на его выходе Y1 = D · A = D · 0 = 0. Верхний элемент И, напротив,
открыт и работает как повторитель информационного сигнала D : Y0 =
= D · A = D · 0 = D. При А = 1 заперт верхний элемент И (Y0 = 0),
а нижний пропускает входную информацию (Y1 = D). Таким образом, функционирование демультиплексора описывается таблицей
истинности, приведенной на рис. 6.6, в.
Демультиплексоры с большим числом входов работают по тому же
принципу, только имеют более сложную схему. В частности, логическая структура демультиплексора 1-4 на элементах НЕ, И-НЕ представлена на рис. 6.7, а. Для того чтобы избежать инверсии выходного
сигнала относительно входного сигнала на элементах И-НЕ, информационный сигнал D дополнительно инвертируется логическим элементом (дважды инвертированный сигнал синфазен исходному).
а
A0
A1
б
1
1
&
Y0
& Y1
&
D
D
1
&
Y2
Y3
в
Адресные
входы
Выходы
A0 DMX Y0
A1
A0
Y0 Y1 Y2 Y3
0
0
D
1
1
1
0
1
1
D
1
1
1
0
1
1
D
1
1
1
1
1
1
D
Y1
A1
D
Y2
Y3
Рис. 6.7. Демультиплексор 1-4: а – логическая схема; б – таблица
истинности; в – условное графическое обозначение
138
Схема работает согласно таблице, приведенной на рис. 6.7, б,
и описывается уравнениями:
Y 0 = D ·A1· A 0 ;
Y 1 = D · A1· A 0 ;
Y 2 = D · A1· A 0 ;
Y 3 = D · A1· A 0 .
Например, если установлен адрес А1А0 = 102 = 210, то изменяющийся во времени сигнал D (последовательность нулей и единиц)
проходит на выход Y 2:
Y 2 = D · A1· A 0 = D ·1·0 = D.
При этом на остальных выходах сохраняются неизменные единичные уровни:
Y 0 = D · A1· A 0 = D ·1·0 = 1;
Y1 = D1· A1· A 0 = D1·1·0 = 1;
Y 3 = D · A1· A 0 = D ·1·0 = 1 .
Важно отметить, что если на вход D демультиплексора подавать константу D = 0, то на выбранном в соответствии с заданным адресом выходе
будет логический нуль, на остальных выходах – логическая 1. При этом
по выполняемой функции демультиплексор превращается в дешифратор (см. ниже). Таким образом, одна и та же схема в зависимости от вида
сигнала на одиночном входе может работать как демультиплексор либо
как дешифратор. Такое совмещение функций в одной микросхеме –
широко распространенная тенденция в современной микроэлектронике. Демультиплексоры-дешифраторы в микросхемном исполнении
(в литературе их чаще называют просто «дешифраторами») имеют 4, 8
или 16 выходов и буквенное обозначение ИД. Если необходимо большее число выходов, то используют каскадирование микросхем. Пример
наращивания числа выходов показан на рис. 6.8 (пирамидальная схема).
Демультиплексор первого уровня подключает вход D к определенному демультиплексору второго уровня, демультиплексоры второго
уровня выбирают нужный выход, куда и передается сигнал с входа D.
Например, при адресе A3A2A1A0 = 01002 = 410 первый демультиплексор передает сигнал на вход D третьего демультиплексора (выход Y1
DMX1), откуда он поступает на выход Y4 (выход Y0 DMX3).
Примеры применений. Объединяя мультиплексор с демультиплексором (рис. 6.8, б), можно получить универсальный коммутатор,
139
в котором по заданным адресам один из входов подключается
к одному из выходов. Таким способом может быть выполнена любая
комбинация соединений входов с выходами. Например, при адресе
А3А2А1А0 = 0010 вход D2 окажется подключенным к выходу Y0.
а
D
б
D DMX Y0
Y1
A1
Y2
A0
1 Y3
A3
A2
A1
A0
A1
A0 2
D DMX Y0
Y1
Y2
Y3
Y0
Y1
Y2
Y3
D DMX Y0
Y1
Y2
3 Y3
Y4
Y5
Y6
Y7
D DMX Y0
Y1
A1
Y2
A0
4 Y3
Y8
Y9
Y10
Y11
D0
D1
D2
D3
A1
A0
D DMX Y0
Y1
Y2
5 Y3
Y12
Y13
Y14
Y15
A2
A3
A1
A0
A1
A0
D0
MS
D1
D2
D3
A1
A0
DMX
Y
Y0
Y1
Y2
Y3
Рис. 6.8. Демультиплексоры: а – пирамидальная схема демультиплексора
1-16; б – пример применения демультиплексора 1-4
в универсальном коммутаторе
Демультиплексоры, имея несколько выходов, применяются для
формирования различных логических функций на этих выходах от
одних и тех же переменных.
6.1.3. Дешифраторы
Дешифратором (декодером) называют цифровой узел, преобразующий двоичный код в код «1 из N» (унитарный). Иными словами,
из всех N выходов дешифратора активный уровень имеется только
на одном, номер которого равен поданному на вход двоичному числу. На всех остальных выходах дешифратора уровни напряжения неактивные.
Так как с помощью n-разрядного двоичного кода можно отобразить 2n комбинаций, число выходов полного декодера Nвых = 2n. Если
часть входных наборов не используется, то дешифратор называют
140
неполным и у него Nвых < 2n. Входы дешифратора (их иногда называют адресными входами) часто нумеруют не порядковыми номерами,
а в соответствии с весами двоичных разрядов, т. е. не 0, 1, 2, 3, 4 ... ,
а 1, 2, 4, 8 ... . Число его входов указывают таким образом: дешифратор 3-8 (читается «три в восемь» или «три из восьми»); 4-16; 4-10
(это неполный дешифратор). Условное обозначение дешифраторов
на схемах показано на рис. 6.9, а.
а
б
A4
1
A2
DC
0
1
2
3
4
5
6
7
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
DC
0
1
2
3
9
0
Y0
10
1
Y1
2 11 Y2
3 12 Y3
A1 DC
A2
0
1
2
3
0
1
2
3
A1
1
1
000
&
Y0
001
&
Y1
010
&
Y2
011
&
Y3
100
&
Y4
101
&
Y5
110
111
E
&
Y6
&
Y7
A1
A2
A4
1
2
E
E
в
E
&
14
15 E2
E1
A1
A2
13
A1
3
A2
DC, DMX
&
2
E4
1
E3
E
A1
A2
&
A4
4
&
E
7
Y4
6 Y5
5 Y6
4 Y7
Рис. 6.9. Дешифраторы:
а – схема линейного дешифратора 3-8; б – условное обозначение
дешифратора 3-8; в – интегральный сдвоенный дешифратор К155ИД4
Существует три способа построения дешифраторов: линейный,
пирамидальный, матричный (прямоугольный).
Линейный дешифратор. Формально описать работу дешифратора
можно, задав список функций, отрабатываемых каждым из его выходов Yi. Например, для декодера 3-8:
Y0 = A 4 · A 2 · A1; Y1 = A 4 · A 2 · A1;
Y2 = A 4 · A2 · A1 ;
Y3 = A 4 · A2 · A1;
Y4 = A4 · A 2 · A1 ;
Y5 = A4 · A 2 · A1;
Y6 = A4 · A2 · A1 ;
Y7 = A4 · A2 · A1.
Реализация этих восьми выражений с помощью восьми трехвходовых элементов И и инверторов дает наиболее простой по структуре
141
дешифратор, называемый линейным (рис. 6.9, б). Дешифратор преобразует двоичный код в код «один из восьми».
Примером линейного дешифратора является микросхема К155ИД1.
Дешифратор можно построить и на элементах И-НЕ, но тогда на его
выходах будут отрабатываться не сами функции Yi, а их инверсии, т. е.
активным уровнем выхода будет низкий. Ликвидировать инверсии на
выходах (если это необходимо) можно или подключив инверторы, или
построив дешифратор по двойственной схеме – на элементах ИЛИ-НЕ.
Перечисленные возможности основаны на известном положении: одна
и та же логическая функция может быть реализована с помощью различных логических схем.
Дешифраторы часто имеют разрешающий (управляющий, стробирующий) вход Е (на рис. 6.9, б он показан пунктиром), расширяющий функциональные возможности схемы. При Е = 1 дешифратор
работает как обычно. Напротив, при Е = 0 на всех выходах устанавливаются пассивные низкие уровни, независимо от кода адреса.
Нередко вход Е выполняют инверсным, для чего сигнал E подают
через инвертор, расположенный внутри микросхемы декодера. Некоторые дешифраторы, например К155ИД4 (на рис. 6.9, в показаны
его внутреннее устройство и вариант внешних соединений), имеют
несколько разрешающих входов, а разрешение существует лишь при
совпадении вcех сигналов группы входов, помеченных символом «&»
над символами Е. Если входы A1, А2, А4 использовать как адресные,
а информацию подавать на вход Е, данная схема работает как демультиплексор 1-8. При заземленном входе E она действует как дешифратор состояния входов A1, А2, А4 на восемь выходов (Y0 – Y7).
Стробирование по входу Е используют при необходимости выделить выходной сигнал в определенный момент времени, т.е. для
синхронизации работы дешифратора с другими узлами цифрового устройства. Вход Е используется также для увеличения разрядности декодера.
Пирамидальный дешифратор. На рис. 6.10, a приведен пирамидальный дешифратор 4-16 (преобразователь двоичного кода в код «один
из 16»), состоящий из пяти дешифраторов, соединенных в два каскада. Два старших разряда адреса A8 и А4 расшифровываются дешифратором 2-4 DC1, который по входам Е управляет четырьмя дешифраторами 2-4 второго каскада (DC2 – DC5).
Младшие разряды адреса А2, A1 поступают на все дешифраторы
второго каскада, но открытым по входу Е оказывается лишь один
из них. Ему и будет принадлежать единственный из всех 16 возбуж142
денный выход. Так, при поступлении кода А8А4А2А1 = 10102 = 1010
у DC1 сигнал появится на выходе 2, и по входу E будет открыт DC4.
Остальные дешифраторы второго каскада будут заперты. Разряды
адреса А2А1 = 102 вызовут появление 1 на выходе 2 DC4, т. е. на выходе Y10 всего пирамидального дешифратора, что соответствует заданному адресу. Вход E дешифратора является стробирующим для
всего дешифратора.
а
E
A8
A4
A2
A1
E DC
2 1
1
б
0
1
2
3
E DC
2 2
1
0
1
2
3
Y
0
1
2
3
E DC
3
2
1
0
1
2
3
4
5
6
7
E DC
4
2
1
0
1
2
3
8
9
10
11
0
1
2
3
12
13
14
15
A2
A1
E
E DC
5
2
1
A8
A4
E DC
2 1
1
E DC
2 2
1
0
1
2
3
& Y0
& Y4
& Y8
& Y12
& Y1
& Y5
& Y9
& Y13
& Y2
& Y6
& Y10
& Y14
& Y3
& Y7
& Y11
& Y15
0
1
2
3
Рис. 6.10. Способы построения дешифраторов:
а – пирамидальный дешифратор 4-16; б – матричный дешифратор 4-16
Из сравнения пирамидальных демультиплексора (рис. 6.8, а)
и дешифратора (рис. 6.10, а) видно, что схемы их идентичны. Разница лишь в обозначении выполняемых функций и сигналах, подаваемых на входы D и E.
Матричный (прямоугольный) дешифратор обычно состоит из нескольких, например двух (рис. 6.10, б) ступеней. В первой ступени
используются линейные дешифраторы DС1, DС2, во второй – сетка из элементов И, которая и является матричным дешифратором.
Разряды адреса разбиты на две группы A2A1 и А8А4, каждая из которых независимо от другой расшифровывается своим дешифратором
DС1 и DС2. При любой адресной комбинации оказываются выбранными одна строка и один столбец сетки, в узлах которой расположены элементы И. В результате каждый адресный код возбуждает выход единственного соответствующего ему элемента И.
Например, если код адреса A8А4A2A1 = 10112 = 1110, то единичный
уровень будет на выходе 3 DC1 и выходе 2 DC2. Выбранным оказыва143
ется элемент, расположенный на пересечении четвертой сверху строки и третьего слева столбца, – элемент с выходом Y11.
Если в сетке использовать элементы И-НЕ, то выходы дешифратора будут инверсными. Делить разряды адреса между DC1 и DС2
желательно поровну (как на рисунке): чем ближе сетка элементов
к квадрату, тем меньше число требуемых выходов у дешифраторов
первого каскада. В качестве разрешающего входа Е всего дешифратора обычно используют разрешающий вход одного из линейных дешифраторов, при этом запираются или все строки, или все столбцы.
На рисунке в качестве такового задействован вход E DC2. Единичный
уровень на входе Е дешифратора DC1 разрешает его работу.
Сравнение различных видов дешифраторов показывает, что задержка сигнала минимальна у линейного дешифратора. При числе выходов в сотни наиболее экономичен по числу логических элементов матричный дешифратор, чем и объясняется его применение
в БИС памяти. При числе выходов в несколько десятков экономичнее пирамидальный, а при малом числе выходов – линейный дешифратор.
Применение дешифраторов. Дешифраторы применяются: в устройствах управления ЭВМ для дешифрации кодов команд или адресов;
в запоминающих устройствах для выбора ячейки памяти при записи или считывании информации; в системах автоматики и телемеханики для выбора устройства по его номеру (например, выбор датчика в многоканальной информационно-измерительной системе);
в устройствах цифровой индикации.
6.1.4. Преобразователи произвольных кодов
Преобразователи кодов (ПК) изменяют вид кодирования данных. В широком смысле слова к ПК можно отнести любое цифровое устройство, так как оно преобразует некоторый входной код в некоторый выходной. Однако традиционно это название применяется
к узлам, закон работы которых не описывается достаточно простым
алгоритмом (как, например, работа декодера, мультиплексора), а задается таблицей соответствия входов и выходов. Поскольку таблица воплощает в себе идею полного перебора вариантов, она способна задавать абсолютно любой закон. Например, табл. 6.1 описывает
закон работы гипотетического трехцветного светофора, управляемого двоичным кодом (при логической единице на выходе включается
соответствующий цвет). На рис. 6.11, а показано условное обозначе144
ние ПК, заданного табл. 6.1. В стандартных случаях вместо символов
X и Y можно использовать обозначения: B – двоичный код; DEC –
десятичный код; G – код Грея и т. п.
Таблица 6.1
Входы
а
Выходы
Х1
Х0
Y2
Y1
Y0
0
0
1
0
0
0
1
0
0
1
1
0
0
1
1
1
1
0
0
0
зелен.
желт.
красн.
X/Y
X0
Y0
Y1
X1
Y2
в
б
X0
&
X1
& X1·X0
Y1
&
Y2
1
X1·X0
1
X0
Y0
X1
X1
1 X0
X1·X0
A0
A1
DC
0
1
2
3
0
1
2
3
4
5
6
7
CD
1
2
4
Y0
Y1
Y2
Рис. 6.11. Преобразователь кодов для светофора:
а – условное обозначение ПК; б – реализация ПК на элементах И, ИЛИ,
НЕ; в – реализация ПК на структуре «декодер-кодер»
При построении преобразователей кодов используют несколько
способов (рис. 6.12): на россыпи (наборе) логических элементов; на
готовых интегральных схемах декодеров и кодеров; на постоянных
запоминающих устройствах (ПЗУ). Принципы построения ПК рассмотрим на примере управления светофором.
Преобразователь на наборе логических элементов для светофора реализуется как система булевых функций Y0, Y1, Y2 группы аргументов Х0, X1. Простейшим способом построения схемы, отрабатывающей систему функций, является синтез известным образом каждой
из выходных функций по отдельности, когда отдельной функции соответствует своя схема. Так, на основе табл. 6.1 для выходных функций можно записать три выражения:
Y 2 = X 1⋅ X 0 ; Y 1 = X 1⋅ X 0 ; Y 0 = X 1⋅ X 0 + X 1⋅ X 0 ,
и для каждого из них построить отдельную схему из набора логических элементов. Очевидно, что независимая схемная реализация этих
145
выражений будет не оптимальной по числу элементов, поскольку
элементы, реализующие конъюнкцию X1 · X 0 , окажутся дублированными в схемах для Y1 и Y0. Для экономии логических элементов
в системе выходных функций выделяют общие логические фрагменты и реализуют схемно лишь один раз. В частности, на рис. 6.11, б
показана возможная реализация ПК на элементах И, ИЛИ, НЕ, учитывающая связность выходных функций Y1 и Y0. В более сложных
многовыходных схемах экономия от учета связности существенно
возрастает, но, к сожалению, каких-либо алгоритмов эффективного целенаправленного выявления общих частей не существует. Как
и синтез оптимальной (по числу элементов) одновыходной системы,
это поисковая задача, только еще более сложная. В данном простом
примере сразу получаются минимальные по форме логические выражения, приведенные выше. В большинстве же практических задач вначале приходится минимизировать логические функции в заданном базисе одним из известных методов (Квайна, Карно, Вейча)
и только потом искать общие логические фрагменты в системе минимизированных функций.
Преобразователи кодов
на россыпи 1
ЛЭ
ПЛМ:
РТ1, РТ2...
2
на ИС
декодер-кодер
ПЗУ масочные:
ИД, ПП5, ПР6, ПР7
РЕ4, РЕ21-РЕ24...
на ПЗУ
3
ППЗУ:
РЕ3, РТ4, РТ5...
Рис. 6.12. Способы технической реализации преобразователей кодов
ПК со структурой «декодер-кодер» для светофора реализуется соединением декодера и кодера (рис. 6.11, в). Число входов декодера
равно числу входов преобразователя, число выходов кодера – числу выходов преобразователя. Соединения декодера с кодером выполняются в соответствии с табл. 6.1 и с учетом перевода двоичных
146
чисел в десятичные. Часть выходов декодера и входов кодера может
не использоваться (как на рисунке). Если нескольким входным комбинациям соответствует одна и та же выходная, то соответствующие
выходы декодера объединяют на элементе ИЛИ и выход последнего подают на нужный вход кодера. Метод декодера-кодера по сравнению с реализацией на россыпи логических элементов имеет преимущество по числу корпусов и быстродействию, а также по затратам
времени на разработку.
ПК на ПЗУ. Различают три основных типа полупроводниковых
интегральных схем ПЗУ:
– масочные ПЗУ (ROM), программируемые заводом-изготовителем
с помощью специальных масок в процессе производства;
– однократно программируемые потребителем ПЗУ пережиганием перемычек (ППЗУ, PROM); разновидностью ППЗУ являются
программируемые логические матрицы (ПЛМ, PLM);
– многократно программируемые потребителем (репрограммируемые) ПЗУ с возможностью стирания записанной информации
(РП3У, СППЗУ).
Из них для построения ПК чаще всего используют ППЗУ, масочные ПЗУ, ПЛМ.
ПК на ППЗУ. Устройство и принцип действия преобразователей кодов этого типа рассмотрим на примере микросхемы ППЗУ
K155PE3. Функционально (рис. 6.13, а) микросхема состоит из 32выходного дешифратора со входом разрешения Е, восьми логических элементов ИЛИ-НЕ и плавких перемычек П.
а
A0
A1
A2
A3
A4
E
б
1
2
4
8
16
E
0
1
2
..
.
31
16
+5В
7
0
7
0
7
П0 П31 П 2
П31 П2
1
0
П0
15
1
Y7
10
11
12
13
14
Y0
A0
A1
A2
A3
A4
PROM D0
(X/Y) 0
1
2
3
4
5
6
7
8
К155РЕ3
R1 - R8 200
1
2
3
4
5
6
7
9
1
13
10
8
7
2
11
6
3 9 14
a HG1
b
a
c f
g b
d
c
e e
f
h
g d
h
АЛС324Б
Рис. 6.13. Микросхема ППЗУ К155РЕ3: а – функциональная схема;
б – преобразователь двоичного кода в код управления семисегментным
индикатором на микросхеме К155РЕ3
147
По принятой терминологии входной код А0-А4 называется адресом, 32 горизонтальных шины – адресными шинами, 8 выходов –
разрядами хранимого слова. Одна адресная шина образует слово из 8
разрядов. Функционирование микросхемы описывается табл. 6.2, из
которой видно, что в режиме хранения информации (Е = 1) на выходах будут высокие уровни независимо от кода адреса. Для считывания информации на вход Е подается сигнал низкого уровня. Сигнал
Е иногда называют разрешением выборки (РВ), чтением (ЧТ), выбором микросхемы (ВМ), выбором кристалла (ВК или CS – от chip select).
Таблица 6.2
Вход
разрешения
Входы адреса
Выходы разрядов
Режим
Е
А5
А4
А3
А2
А1
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Y0
1
х
х
х
х
х
1
1
1
1
1
1
1
1
0
Состояние выходов разрядов соответствует заложенной
программе
Хранение
Считывание
Промышленность выпускает эти микросхемы «чистыми» (во всех
разрядах записаны уровни 0 – все перемычки целые), и, следовательно, перед установкой в какое-либо устройство их необходимо
запрограммировать (говорят «прошить»). Под программированием
понимают процедуру предварительной записи информации в микросхему с помощью специального устройства – программатора. Физически программирование заключается в пережигании соответствующих перемычек.
Прошитое ПЗУ работает следующим образом. При поступлении
на вход любого двоичного кода выбирается (активизируется, т. е.
на ней устанавливается активный высокий уровень) только одна из
адресных шин. При этом на выходе тех элементов ИЛИ-НЕ, связь
которых с данной адресной шиной не разрушена, появляется 0. Это
значит, что в данном разряде выбранного слова был записан 0. На выходах тех разрядов, связь которых с выбранной адресной шиной выжжена, останется 1 (т. е. единице на выходе соответствует выжженная перемычка).
Таким образом, каждой входной кодовой комбинации будет соответствовать определенная (записанная по желанию потребителя)
выходная кодовая комбинация, и ПЗУ можно рассматривать как преобразователь кода.
148
На схемах (рис. 6.13, б) ПК на ППЗУ обозначаются либо символом, общим для всех преобразователей Х/Y, либо буквами PROМ
(от read only memory – память только для считывания). Выходы обозначат символом DО (data output – данные выходные) и порядковым
номером (0...7).
Из принципиальной схемы (рис. 6.14, а) видно, что микросхема
содержит 32 × 8 = 256 запоминающих ячеек (32 строки и 8 столбцов),
выполненных на биполярных транзисторах, выходные усилителиинверторы считывания информации VT0–VT7 и схемы Ф пережигания перемычек для электрической записи информации. Биполярные
транзисторы обычно используются для построения ПЗУ с высоким
быстродействием.
а
б
En
0
0
VT 0
7
VT 0
1
0
7
П0
П0
7
0
П1
П1
En
31
VT
П
7
31
7
31
ИЛИ R1
VT
VT7
П
Ф
HE
0
31
0
31
ИЛИ R0
Y7
VT0
0
Ф
0
П0
0
HE
П1
7
П0
Y0
Рис. 6.14. Устройство накопителя ППЗУ К155РЕЗ:
а – принципиальная схема; б – эквивалентный строке
восьмиэмиттерный транзистор
Условно можно считывать, что запоминающие ячейки образу0
0
0
7
ют 32 строки (VT00 –VT 70 …VT 31
–VT 31
) и 8 столбцов (VT 0 – VT 31
7
…VT 70 –VT 31 ). Каждый столбец накопителя выполняет логическую
функцию ИЛИ-НЕ. Реально каждая строка накопителя выполнена в виде восьмиэмиттерного транзистора (рис. 6.14, б). Коллекторы транзисторов накопителя подключены к источнику питания Eп.
В эмиттерные цепи каждого транзистора включены плавкие перемычки. Они изготавливаются из нихрома, поликремния или тита149
ната вольфрама и имеют сопротивление в несколько десятков Ом.
При программировании для прожигания перемычки достаточно через транзистор пропустить импульс тока 20...50 мА длительностью десятки миллисекунд. При работе в режиме считывания
(Е = 0) токи в транзисторах накопителя существенно меньше, и они
не могут вызвать прожигание тех перемычек, которые в процессе
программирования оставлены целыми. Транзисторы усилителей считывания VТ1–VT7 выполнены по схеме с открытым коллектором (выводы коллекторов не подключены к источнику питания – «висят»),
в связи с чем при использовании микросхемы в коллекторные цепи
устанавливают дополнительные ограничивающие ток резисторы сопротивлением 100–300 Ом. На условном обозначении открытый коллектор обозначается символом «◊» (рис. 6.13, б).
Рассмотрим процессы при записи информации. Схемы пережигания Ф плавких перемычек работают только в режиме записи, при
считывании и хранении они отключены. Упрощенно их можно представить в виде транзисторных ключей, которые под действием импульсов напряжения, подаваемых на выводы Y0–Y7 от программатора, замыкаются и шунтируют выбранные из R0–R7 резисторы. Это
приводит к резкому увеличению тока эмиттера того транзистора, база
которого подключена к адресной шине с высоким уровнем, и пережиганию соответствующей перемычки. Например, для пережигания
перемычки П07 необходимо: подать на вход дешифратора код адреса нулевой строки (00000), разрешить работу ПЗУ (подать E = 0), подать на выход Y7 от программатора импульс напряжения определенной амплитуды и длительности.
Преобразователи кодов на ПЛМ. Часто только небольшое число
строк в таблице истинности содержит единицы, а в остальных стоят
нули (или наоборот). Такую таблицу можно реализовать с помощью
соответствующих булевых функций Y0…Yj на логических элементах
по методу, рассмотренному в примере со светофором. Однако уже
при числе логических переменных большем трех задача синтеза схемы резко усложняется. В этом случае удобно использовать специальные микросхемы запоминающих устройств – программируемые
логические матрицы. Условное графическое обозначение ПЛМ и ее
обобщенные функциональные схемы показаны на рис. 6.15.
ПJIM имеет: n адресных входов; i элементов И (образуют матрицу И); j элементов ИЛИ (образуют матрицу ИЛИ), выходы которых
подключены к сумматорам по модулю 2 (выполняют роль управляемых по входу с перемычкой инверторов); j выходов; управляющий
150
вход Е. Каждый элемент И имеет 2n входов, которыми он связан
со всеми шинами входных сигналов и их инверсией. Каждый элемент ИЛИ имеет i входов, соединенных с выходами элементов И.
В данной схеме предполагается, что после выжигания перемычек на
«ни к чему не подключенных» входах ИЛИ обеспечиваются уровни
логического нуля. В линии связи включены перемычки, с помощью
которых можно:
1) подать на любой элемент И любую комбинацию входов ПЛМ
или их инверсий;
2) подключить к любому элементу ИЛИ любую комбинацию выходов И;
3) проинвертировать выходы любых ИЛИ с помощью управляемого сумматора по модулю 2 (если перемычка у сумматора по модулю 2 целая, т. е. один вход заземлен, то он работает как повторитель
сигнала, поступающего на другой вход; если перемычка разрушена,
то он работает как инвертор).
в
А0
а
1
А1
1
А0
А1
0 PLM
1 (X/Y) 1
2
Аn
E
n
E
Матрица И
Аn
1
Y0
Y1
Yj
&
&
0
перемычки
1
=1
1
=1
&
&
Y0
б
Матрица ИЛИ
E
1
& Yj
А0
Аn
P0
ПМ
ПМ
И
ИЛИ
Pi i = j
n·L
Y0
Yj
Рис. 6.15. Программируемая логическая матрица:
а – условное графическое обозначение;
б, в – функциональные схемы ПЛМ
Такие возможности позволяют очень просто реализовать на ПЛМ
преобразователи кодов или, что логически то же самое, системы логических функций. Например, для реализации кодового преобразователя для светофора, заданного табл. 6.1, будут заняты:
151
– два входа для Х0 и X1;
– три элемента И, реализующие конъюнкции X 1 · X 0 , X 1 · X0
и X1· X 0 ;
– три элемента ИЛИ.
Перемычки у незадействованных входов занятых элементов И
и ИЛИ выжигаются. Поскольку инвертирование каких-либо выходов
ИЛИ не требуется, то перемычки у сумматоров по модулю 2 остаются целыми (сумматоры используются в качестве повторителей). Задействованная часть ПЛМ показана на рис. 6.16. Оставшиеся входы
ПЛМ, вертикальные шины и выходы при необходимости можно использовать для реализации других систем функций.
Если же при реализации сложных ПК возможностей одной микросхемы ПЛМ не хватает, то используют комбинации из нескольких микросхем.
X0
1
X1
1
&
X1 · X0
&
&
X1 · X0
1
Y0 = X1 · X0 + X1 · X0
=1
1
=1 Y1 = X1 · X0
1
=1 Y2 = X1 · X0
X1 · X0
Рис. 6.16. Реализация преобразователя кодов,
управляющего светофором, на ПЛМ
Внутреннее устройство и работу ПЛМ рассмотрим на примере микросхемы ПЛМ KР556РT1 с нихромовыми перемычками. Упрощенная (без цепей программирования) логическая схема и условное графическое обозначение ПЛМ KР556РT1 приведены на рис. 6.17.
Микросхема имеет n = 16 входов А15–А0 для переменных, над
которыми ПЛМ выполняет запрограммированные операции, вход
Е с низким разрешающим уровнем, вход FE разрешения програм152
мирования и j = 8 выходов Y0–Y7 с открытым коллектором. Основу
ПЛМ составляют матрицы И (на диодно-резисторных схемах с диодами Шоттки) и ИЛИ на эмиттерных повторителях (объединение
эмиттеров дает функцию ИЛИ). Матрица И выполняет операцию
конъюнкции над 16 входными переменными и их инверсными значениями, которые поступают на строчные шины матрицы. Требуемые логические произведения формируют на шинах столбцов Pi путем выжигания ненужных перемычек между строками и столбцами.
Число столбцов 48, следовательно, на выходе матрицы И можно получать до 48 логических произведений, в каждое из которых может
входить до 16 переменных и их инверсий. Матрица ИЛИ выполняет операцию дизъюнкции над логическими произведениями, сформированными матрицей И. Число выходов этой матрицы 8, поэтому
она способна сформировать до восьми логических сумм, в каждую из
которых может входить до 48 логических произведений. Программирование матрицы ИЛИ выполняется так же, как и матрицы И, путем
выжигания ненужных перемычек. Перемычки выжигаются последовательно по одной в режиме программирования (FE = 1) импульсами тока 40 мА с помощью программатора.
а
б
Uп
A0
A0
A0
A1
A1
1
A1
1
ni0
A0
A0
Матрица И
A15
A15
A15
1
& &
P0 P1
&
P47
A15
КР 556РТ1
ni1
ni15
i =0...47 Pi
1
1
S0
S1
Матрица ИЛИ
=1 F0
&
=1
&
Y0
Y1
Xi
S7
1
F7
=1
&
Y7
E
P0
P1
1 FE
9
8 A0
7 A1
6 A2
5 A3
4 A4
A5
3 A6
2 A7
27 A8
26 A9
25 A10
24 A11
23 A12
22 A13
21 A14
20 A15
19 E
X/Y
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
18
17
16
15
13
12
11
10
U
28
0V
14
P47
j = 0...7
Sj
Рис. 6.17. Программируемая логическая матрица КР556РТ1:
а – упрощенная логическая схема; б – условное графическое обозначение
153
Применение преобразователей кодов. Преобразователи кодов применяют в следующих областях.
1. Для управления различными световыми индикаторами: семисегментными (К514ИД1, К514ИД2, К155ПП5); матричными – в виде
точек (КМ155ИД8, КМ155ИД9); линейными индикаторами амплитуды со шкалами в виде светящегося столбика, подвижной точки,
пары точек. Такие ПК построены на основе масочных ПЗУ и ПЛМ
и выпускаются в виде готовых к применению микросхем. По традиции эту группу ПК называют дешифраторами, и микросхемы часто
обозначают символами ИД – как обычные дешифраторы.
2. В устройствах цифровой автоматики и ЭВМ для хранения табличных функций и стандартных программ. Например: всего в одной
микросхеме ПЗУ KР556PТ15 емкостью 512 восьмиразрядных слов
можно записать таблицу синусов от 0 до 90 градусов с шагом менее
0,2 градуса и погрешностью менее 0,5 %, в ПЗУ KP568РE2 записаны
коды символов международных телеграфных кодов.
3. ПК является основным наиболее сложным звеном цифровых
управляющих автоматов, например кодовых замков.
4. В цифровых устройствах для защиты передаваемой информации.
5. Для преобразования двоично-десятичного кода в двоичный
и наоборот выпускают специальные масочные ПЗУ (прошитые на
заводе) типа К155ПР6 и К155ПР7.
6. Для преобразования двоичных кодов в коды знаков русского
(KI55PЕ21) или латинского алфавита (К155РЕ22), в код арифметических знаков и цифр (К155РЕ23) и в код дополнительных знаков
(К155РЕ24). В совокупности эти микросхемы используют для генерации символов на дисплеях. Одна из микросхем KР555PE4 содержит прошивку 100 алфавитно-цифровых символов, соответствующих
восьмиразрядному коду обмена информацией (КОИ).
7. В электромузыкальных инструментах и игровых автоматах.
Выбор способа построения. Выбор наиболее подходящего для задачи способа построения ПК производят следующим образом. Для
стандартных задач, примеры которых приведены выше, используют
готовые микросхемы. Алгоритм выбора оптимального способа построения ПК для решения нестандартных (оригинальных) задач показан на рис. 6.18.
154
Таблица
истинности
мало единиц
много единиц
Логическая
функция
ПЗУ
много
переменных
мало переменных
Логические
элементы
Структура
«декодер-кодер»
ПЛМ
Рис. 6.18. Алгоритм выбора оптимального способа построения ПК
6.2. Лабораторная работа № 6
Исследование дешифратора, демультиплексора
и мультиплексора
Цель работы: ознакомиться с принципом действия, способами построения и областями применения дешифраторов, демультиплексоров, мультиплексоров, преобразователей произвольных кодов.
6.2.1. Задания для самостоятельной подготовки
1. Изучить назначение, принцип действия, разновидности и области применения дешифраторов, мультиплексоров, демультиплексоров, преобразователей произвольных кодов.
2. Зарисовать примеры условных графических обозначений интегральных мультиплексоров, дешифраторов, демультиплексоров,
преобразователей произвольных кодов.
3. Письменно ответить на контрольные вопросы и упражнения.
6.2.2. Порядок выполнения работы
1. Исследовать принцип работы дешифратора 3×8 в основном
режиме. Соберите схему по рис. 6.19. Для выбора микросхемы щелкните по кнопке
и выберите декодер
155
. В появившемся окне
(рис. 6.19) выберите Generic 8-to-1 DEMUX и нажмите
. Выбранная микросхема может работать в режимах дешифратора и демультиплексора 1-8.
+v
[G]
[C]
[B]
1
2
3
4
[A]
G'
C
B
A
0'
1'
2'
3'
4'
5'
6'
7'
12
11
10
9
8
7
6
5
demux
Рис. 6.19. Дешифратор-демультиплексор
Включите схему. Подайте на вход G уровень логической единицы. Определите и запишите уровни сигналов на выходах Y0...Y7 в таблицу истинности при G = 1 (табл. 6.3).
Подайте на вход G уровень логического нуля (ключ G установите
в нижнее положение). Убедитесь, что дешифратор перешел в рабочий
режим и на одном из выходов установился уровень логического нуля.
Перебирая все возможные комбинации уровней логических сигналов на входах А, В, С с помощью одноименных ключей и определяя с помощью логических пробников уровни логических сигналов
на выходе схемы, заполните таблицу истинности дешифратора при
G = 0.
156
Таблица 6.3
С
В
A
G
0
0
0
1
0
1
1
1
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
0
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
2. Исследовать принцип работы дешифратора 3×8 в режиме 2×4.
а) В схеме по рис. 6.19 подключите входы С и G к общему проводу (земле), задав С = G = 0. Изменяя уровни сигналов на входах В
и А и наблюдая уровни сигналов на выходах схемы с помощью пробников, заполните таблицу истинности дешифратора (табл. 6.4). Укажите выходы, на которых уровень сигнала не меняется.
Таблица 6.4
C
B
A
0
0
0
0
0
1
0
1
0
0
1
1
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
б) Выполните пункт а) при С = 1, для чего вход С подключите
к источнику логической единицы. Заполните таблицу истинности
дешифратора (табл. 6.5).
Таблица 6.5
C
B
A
1
0
0
1
0
1
1
1
0
1
1
1
Y0
Y1
Y2
157
Y3
Y4
Y5
Y6
Y7
в) Выполните пункт а), заземлив вход В (В = 0), а на входы А и С
подавая все возможные комбинации логических уровней. Заполните таблицу истинности (табл. 6.6) и укажите номера выходов, на которых уровень логического сигнала не изменяется.
Таблица 6.6
C
B
A
0
0
0
0
0
1
1
0
0
1
0
1
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
3. Исследовать работу микросхемы в качестве демультиплексора.
Соберите схему по рис. 6.20.
1 Hz/50 %
Y0
1
2
3
4
G'
C
B
A
0'
1'
2'
3'
4'
5'
6'
7'
demux
12
11
10
9
8
7
6
5
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Рис. 6.20. Режим демультиплексора
Включите схему. В пошаговом режиме работы генератора слов
(Step) подайте на входы С, В, А дешифратора-демультиплексора слова, эквивалентные числам от 0 до 7. Наблюдая при помощи логических пробников статические уровни сигналов на выходах, заполните таблицу функционирования (табл. 6.7).
Установите частоту генератора импульсов равной 1 кГц. Используя пошаговый режим генератора слов и второй канал осциллографа,
158
убедитесь, что изменяющийся сигнал на входе G поочередно появляется на выходах (т. е. схема работает в режиме демультиплексора).
Выходы Y с изменяющимся сигналом отметить в табл. 6.7 как G.
Таблица 6.7
C
B
A
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
4. Исследовать дешифратор 3×8 с логической схемой на выходе.
Соберите схему по рис. 6.21.
1
2
3
4
0' 12
1' 11
G' 2' 10
C 3' 9
B 4' 8
7
A 5' 6
6'
5
7'
F
demux
Рис. 6.21. Реализация логической функции F
Включите схему. Установите генератор слов в пошаговый режим.
Последовательно подавая слова от генератора на вход схемы и наблюдая уровень логического сигнала на выходе F с помощью логического пробника, составьте таблицу истинности, реализуемую схемой
(табл. 6.8). По таблице составьте аналитическое выражение функции
F и минимизируйте его.
159
Таблица 6.8
G
C
B
A
0
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
F
5. Исследовать микросхему дешифратора 3-8 74138 (аналог
К155ИД7):
а) соберите схему по рис. 6.22. Установите генератор слов в пошаговый режим. Включите схему. С помощью соответствующих ключей
установите состояние управляющих входов G1 = 1, G2A = G2B = 0.
Подавая на входы А, В С слова от генератора слов и наблюдая состояние выходов с помощью логических пробников, заполните таблицу функционирования дешифратора (табл. 6.9);
Таблица 6.9
C
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
A
0
1
0
1
0
1
0
1
Y0
Y1
Y2
160
Y3
Y4
Y5
Y6
Y7
+v
+Vcc
1
2
3
4
5
6
7
8
[3]
[2]
[1]
A VCC
B
Y0
C
Y1
G2A' Y 2
G2B' Y 3
G1
Y4
Y7 Y5
GND Y 6
16
15
14
13
12
11
10
9
74138
Рис. 6.22. Дешифратор 3-8 К155ИД7 (74138)
б) повторите операции пункта а) при G1 = G2A = 1, G2B = 0. Заполните таблицу функционирования дешифратора (табл. 6.10). Убедитесь, что значение G2A = 1 блокирует работу схемы;
Таблица 6.10
C
0
0
0
0
1
1
1
1
B
0
0
1
1
0
0
1
1
A
0
1
0
1
0
1
0
1
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
в) повторите операции пункта а) при G1 = 0, G2A = G2B = 0. Заполните таблицу функционирования дешифратора К155ИД7 (табл. 6.11).
Убедитесь, что схема при G1 = 0 неработоспособна.
Таблица 6.11
C
0
0
0
0
B
0
0
1
1
A
0
1
0
1
Y0
Y1
Y2
161
Y3
Y4
Y5
Y6
Y7
Окончание табл. 6.11
C
1
1
1
1
B
0
0
1
1
A
0
1
0
1
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
Откройте Help микросхемы и сравните снятые таблицы с приведенной в справке.
6. Исследовать микросхему К155ИД7 с помощью логического анализатора. Соберите схему по рис. 6.23. Включите схему.
+Vcc
+v
[3]
[2]
[1]
1
2
3
4
5
6
7
8
A VCC
Y0
B
Y1
C
G2A' Y 2
G2B' Y 3
G1 Y 4
Y7 Y5
GND Y 6
16
15
14
13
12
11
10
9
74138
Рис. 6.23. Снятие временных диаграмм дешифратора К155ИД7
Используя установки генератора слов как на рис. 6.22, в пошаговом режиме снимите временные диаграммы дешифратора (рис. 6.23).
Сравните их с табл. 6.11.
7. Исследовать принцип работы мультиплексора. Соберите схему
по рис. 6.24. Представленный на рисунке мультиплексор 8-1 имеет 8
информационных входов D, инверсный вход разрешения G, прямой
Y и инверсный W выходы. Включите схему.
а) Установите на входе G одноименным ключом логический нуль.
Поочередно подавая все возможные комбинации на входы A, B, C
и перебирая положения ключей 1–7 при каждой комбинации, по показаниям пробников заполните табл. 6.12. В столбцах Y и W проставьте названия входов, с которых входные сигналы передаются на выходы
(напрямую или с инверсией) по аналогии с первой строкой таблицы.
б) Установите на входе G уровень логической единицы. Убедитесь, что работа мультиплексора будет заблокирована.
162
Таблица 6.12
+v
[7]
[A]
[6]
[B]
[5]
1
2
3
4
5
6
7
8
[4]
[3]
[2]
D7
D6
D5
D4
D3
D2
D1
D0
A
B
C
G'
Y
W
14
13
12
11
10
9
[C]
[G]
C
B
A
0
0
0
0
0
0
1
1
1
1
0
1
1
0
0
1
1
1
0
1
0
1
0
1
Y
W
D0 D 0
muxer
[1]
[0]
Рис. 6.24. Исследование мультиплексора 8-1
8. Исследовать работу мультиплексора К155КП2 (аналог 74153).
Соберите схему по рис. 6.25. Микросхема содержит два четырехканальных мультиплексора с выходами 1Y и 2Y, два разрешающих входа 1G и 2G, адресный вход BA2 (A – младший разряд адреса).
+Vcc
+v
[1]
[B]
1
2
3
4
5
6
7
8
1G'
B
1C3
1C2
1C1
1C0
1Y
GND
VCC
2G'
A
2C3
2C2
2C1
2C0
2Y
16
15
14
13
12
11
10
9
[2]
[A]
74153
Рис. 6.25. Исследование сдвоенного четырехканального
мультиплексора К155КП2
Проверьте таблицу функционирования схемы для выходов 1Y
и 2Y (табл. 6.13). Для этого ключами 1 и 2 установите требуемые уров163
ни на входах разрешения 1G и 2G. Затем в пошаговом режиме генератора слов последовательно подавайте все заданные слова для каждой
комбинации логических уровней на адресных входах A и B. Для каждого шага определите входы, сигналы с которых проходят на выходы
микросхемы. Обозначения входов указаны в таблице.
Таблица 6.13
Входы разрешения
1G = 0, 2G = 1.
Включен первый мультиплексор
1G = 1, 2G = 0.
Включен второй мультиплексор
1G = 2G = 0.
Включены
оба мультиплексора
B
A
1Y
2Y
0
0
1C0
0
0
1
1C1
0
1
0
1C2
0
1
1
1C3
0
0
0
0
2C0
0
1
0
2C1
1
0
0
2C2
1
1
0
2C3
0
0
1C0
2C0
0
1
1C1
2C1
1
0
1C2
2C2
1
1
1C3
2C3
6.2.3. Содержание отчета
Отчет должен содержать:
1. Название и цель работы.
2. Письменные ответы на контрольные вопросы и упражнения.
3. Примеры условных графических обозначений изучаемых
устройств.
4. Схемы исследованных устройств и соответствующие таблицы
истинности с пояснениями.
164
6.3. Контрольные вопросы
1. Каково назначение дешифратора, мультиплексора, демультиплексора?
2. Какие устройства называют преобразователями произвольных
кодов?
3. Нарисуйте условные графические обозначения изучаемых
узлов. Поясните функциональное назначение выводов.
4. Приведите примеры применений изучаемых устройств.
5. Поясните принцип действия мультиплексора.
6. Синтезируйте схему простейшего мультиплексора 2-1.
7. По логической структуре MХ 4-1 составьте логическое выражение и таблицу истинности, описывающие схему. Поясните
принцип действия МХ.
8. Каково назначение входа Е мультиплексора?
9. Как наращивают мультиплексоры?
10. Каким образом можно проверить работу МХ, имея в распоряжении несколько различных генераторов сигналов (по числу
входов МХ) и двухлучевой осциллограф?
11. Объясните, как работает простейший демультиплексор 1-2.
12. По логической структуре DMX 1-4 составьте логическое выражение и таблицу истинности, описывающие схему.
13. В чем различие между DMX и DC?
14. Как увеличить число выходов DMX?
15. Объясните принцип действия дешифратора.
16. Назовите виды дешифраторов, сравните их.
17. Постройте линейный дешифратор 3-8, используя элементы
И, НЕ.
18. Поясните назначение входа Е дешифратора.
19. Как устроен пирамидальный дешифратор?
20. Как устроен матричный (прямоугольный) дешифратор?
21. Синтезируйте дешифратор для преобразования десятичных чисел 0...9 в двоичный код 8-4-2-1.
22. Назовите способы построения преобразователей кодов.
23. Синтезируйте ПК для светофора на россыпи логических элементов.
24. Как работает ПК типа «декодер-кодер»? Каковы его преимущества?
25. Назовите виды полупроводниковых ПЗУ. Какие из них чаще
применяют для построения ПК?
165
26. По функциональной схеме объясните принцип действия ПК
на ППЗУ KI55PE3.
27. Что такое «прошивка» ПЗУ?
28. В чем состоит процедура программирования ПК на ППЗУ?
29. В чем отличие ПЛМ от других запоминающих устройств?
30. По функциональной схеме ПЛМ объясните принцип действия
ПК на ПЛМ.
31. Где применяют ПК?
32. Каким образом выбирают оптимальный способ построения ПК?
166
7. КОНТРОЛЬ РАБОТЫ ЦИФРОВЫХ УСТРОЙСТВ
7.1. Основные теоретические сведения
7.1.1. Основные понятия о системах контроля
Цифровые устройства предназначены для хранения, передачи
и обработки информации. Результатом их работы является выдача
выходных сигналов во внешние цепи по конечному числу выходных каналов.
Появление нарушений в работе цифровых устройств может повлечь за собой негативные последствия. Нарушения могут появиться
вследствие предельных электрических норм применения элементов,
вызванных либо аварийной ситуацией, либо неправильной эксплуатацией, а также в связи со скрытыми дефектами элементов, микросхем и монтажа. Результат, выдаваемый поврежденным устройством,
будет не верным. Потребитель же может и не узнать об ошибочности
результата работы и сбоях в работе устройства. В связи с этим цифровые устройства должны содержать систему контроля.
Система контроля – совокупность методов и средств, обеспечивающих определение правильности работы устройства в целом или его
отдельных узлов, а также автоматическое исправление ошибки.
Различают два направления в развитии средств и методов контроля цифровых устройств: тестовый контроль и функциональный
контроль.
Тестовый контроль осуществляется с помощью специальных систем технического диагностирования, особенность которых состоит в возможности подачи на объект контроля специально организуемых (тестовых) воздействий – двоичных наборов, позволяющих
выявлять неисправности, имеющиеся в его схеме. Основная задача тестового контроля – выявление в схеме всех неисправностей
167
из заданного класса, возможно и с указанием места расположения
неправильно функционирующих элементов.
Функциональный контроль осуществляется тогда, когда объект
в реальном режиме времени реализует предписанный ему алгоритм
функционирования. Применение этого способа контроля возможно также перед использованием объекта по назначению или после
него.
Различают два вида неисправностей: отказы и сбои.
Под отказом понимают необратимое нарушение характеристик
отдельного элемента схемы цифрового устройства, приводящее
к полной потере работоспособности элемента. Причиной отказа может служить нарушение предельных электрических норм применения элементов, вызванное либо аварийной ситуацией, либо неправильной эксплуатацией, а также скрытыми дефектами электронных
компонентов и монтажа.
Под сбоем понимают событие, заключающееся во временном
изменении характеристик отдельного элемента схемы цифрового
устройства, приводящее к его неправильному функционированию
в течение короткого интервала времени. Основными причинами сбоев являются внутренние и внешние помехи, разброс параметров элементов и уход за нормы допусков.
Сложность контроля работы цифровых устройств связана, прежде всего, с тем, что схемы цифровых устройств имеют разветвления и обратные связи, и, следовательно, появление даже одиночной
неисправности может привести к кратным ошибкам.
Проведение контроля связано с необходимостью введения избыточности либо в информацию, подаваемую на входы объекта контроля (информационная избыточность), либо в схему объекта контроля
(структурная избыточность), либо в промежуток времени, в течение
которого контроль осуществляется (временная избыточность).
Примером использования временной избыточности в чистом виде
является двойной или тройной просчет задачи, решаемой объектом
контроля с последующим сравнением результатов. На практике нередко временную избыточность применяют вместе со структурной
или информационной.
Информационно-временную избыточность, как правило, используют при тестовом контроле. В этих случаях для проверки правильности функционирования объекта контроля используются специальные тестовые последовательности, подаваемые на входы объекта
в течение времени, отводимого на контроль.
168
Использование структурно-временной избыточности позволяет
существенно сократить аппаратурные затраты на реализацию средств
контроля.
Использование информационной избыточности имеет ряд преимуществ, главное из которых – минимальное увеличение аппаратурных затрат.
Системы контроля могут решать задачи двух типов: задачи обнаружения и задачи исправления (коррекции) ошибок. В первом случае
лишь выносится решение о наличии ошибки и не указывается место,
где возникла ошибка. Во втором случае, напротив, становится известно, какой именно разряд двоичного слова ошибочен, и он автоматически исправляется. Очевидно, что системы с исправлением ошибок
требуют больших аппаратурных затрат и более сложны.
Примером системы контроля с информационной избыточностью
и обнаружением ошибки является система с контролем четности (нечетности) при передаче информации между устройствами. Для обнаружения и исправления ошибок используют более сложные способы
введения информационной избыточности, например коды Хэмминга.
7.1.2. Основные понятия теории кодирования
Код – совокупность правил представления информации, сообщения. В технических приложениях кодами часто называют также двоичные слова различной разрядности.
Кодирование – процесс представления информации в виде знаков
или дискретных сигналов.
Системный код – код, содержащий в себе, кроме информационных, контрольные разряды. В контрольные разряды записывается некоторая информация об исходном числе. Поэтому можно говорить,
что системный код обладает информационной избыточностью.
Абсолютная избыточность выражается количеством контрольных
разрядов k, а относительная избыточность – отношением k/n, где
n = m + k – общее количество разрядов в кодовом слове, а m – количество информационных разрядов.
Понятие корректирующей способности кода обычно связывают
с возможностью обнаружения и исправления ошибок. Количественно корректирующая способность кода определяется вероятностью
обнаружения или исправления ошибки. Наибольший вес в полной
вероятности искажения информации имеет вероятность искажения
одного символа. Поэтому основное внимание часто обращают на обнаружение и исправление одиночной ошибки.
169
Корректирующая способность кода связана с понятием кодового расстояния. Кодовое расстояние d(A, B) для кодовых комбинаций А
и В определяется как вес (число единиц) такой третьей кодовой комбинации, которая получается сложением исходных комбинаций по модулю два. Для двух двоичных слов кодовое расстояние есть число разрядов,
в которых разнятся эти слова. Например: при d = 1 ошибка не обнаруживается; при d = 2 обнаруживаются одиночные ошибки; при d = 3 исправляются одиночные ошибки или обнаруживаются двойные ошибки.
На практике для контроля работы цифровых устройств используют различные двоичные коды, например код с проверкой на четность
(нечетность), коды Хэмминга, циклические коды и др.
Общее представление об используемых в цифровых устройствах
двоичных кодах и их характеристиках дают рис. 7.1 и 7.2. Более подробные сведения можно найти в литературе по теории кодирования.
Двоичные коды
Неизбыточные
Равномерный
Избыточные
Равномерный
Неравномерный
Простые
ШеннонаФано
Непрерывные
Отраженные
Хаффмена
Блочные
Неразделимые
Разделимые
Грея
Несистематические
Систематические
Циклические
Бергера
Неравномерный
Плоткина
Простейший
С проверкой
Хэмминга
Макдональда
Хэмминга
БЧХ
Другие
Голея
Другие
Рис. 7.1. Двоичные коды (фрагмент)
170
Характеристики кодов
Физико-технические
Структурные, математические
Примеры:
Число
кодовых
признков
Количество
разрядов
в коде
Способ комбинирования
(закон кодообразования)
Единичные
Информационный параметр
Способ
передачи
Амплитуда
Последовательный
Частота
Параллельный
Неравномерные
Фаза
Смешанный
Неизбыточные
Полярность
Избыточные
Время
Двоичные
Многопозиционные
Равномерные
С обнаружением
ошибок
С исправлением
ошибок
Рис. 7.2. Основные характеристики кодов
7.1.3. Контроль по методу Хэмминга
Коды Хэмминга обладают способностью не только обнаруживать, но и исправлять одиночные ошибки. Исправление одиночных
ошибок оказывается возможным, если минимальное кодовое расстояние (Хэмминга) между словами удовлетворяет условию dmin ≥ 3.
При этом одиночная ошибка вызовет некоторую запрещенную
комбинацию, которая от точного значения будет отличаться лишь
в одном разряде, а от любого другого возможного слова – не менее
чем в двух разрядах. Разряды с номерами, выражаемыми числами
вида 2k, т. е. первый, второй, четвертый, восьмой и т. д., используются в качестве контрольных.
Рассмотрим пример кодирования информации по методу Хэмминга для семиразрядного кода. Общее число разрядов в кодовых
словах равно семи, из них четыре разряда – информационные, три
разряда – контрольные. Пусть a4, а3, а2, а1 – цифры информационных
разрядов слова, k3, k2, k1 – цифры контрольных разрядов (табл. 7.1).
Нумерация разрядов справа налево.
171
Таблица 7.1
Номера
разрядов
Двоичное
представление
Цифры
разрядов
7
6
5
4
3
2
1
111
110
101
100
011
010
001
a4
a3
a2
k3
a1
k2
k1
Правила нахождения значений цифр контрольных разрядов приведены в табл. 7.2.
Таблица 7.2
Цифры
контрольных
разрядов
k1
k2
k3
Назначение контрольных разрядов
Обеспечивает четность числа единиц в разрядах, номера которых в двоичном представлении содержат единицу в первом разряде (номера разрядов кода 1, 3, 5, 7)
Обеспечивает четность числа единиц в разрядах, двоичные номера которых имеют
единицы во втором разряде (номера разрядов кода 2, 3, 6, 7)
Обеспечивает четность числа единиц в разрядах, двоичные номера которых имеют
единицу в третьем разряде (номера разрядов кода 4, 5, 6, 7)
Значение цифр контрольных разрядов
k1 = a1⊕ a2⊕ a4
k2 = a1⊕ a3⊕ a4
k3 = a2⊕ a3⊕ a4
Пусть на передающей стороне информационная часть слова равна a4, а3, а2, а1 = 1010. Тогда согласно табл. 7.2 контрольные разряды равны:
k1 = a1 ⊕ a2 ⊕ a4 = 0 ⊕ 1 ⊕ 1 = 0 ,
k2 = a1 ⊕ a3 ⊕ a4 = 0 ⊕ 0 ⊕ 1 = 1 ,
k3 = a2 ⊕ a3 ⊕ a4 = 1 ⊕ 0 ⊕ 1 = 0 .
Следовательно, переданный код Хэмминга имеет вид 1010010, где
жирным шрифтом выделены контрольные разряды.
На приемной стороне принятый код проверяется на выполнение правил, которым подчиняются контрольные разряды. Проверка
каждого из правил формирует соответствующий разряд двоичного
числа, называемого синдромом S = S3S2S1. Синдром должен указывать номер искаженного при передаче разряда кода.
172
Пример. Пусть, например, вместо правильного значения кода
1010010 принят код с ошибкой в пятом разряде, т. е. 1000010.
Проверяем первое правило для принятого слова:
S 1 = k1 ⊕ a1 ⊕ a2 ⊕ a4 = 0 ⊕ 0 ⊕ 0 ⊕ 1 = 1.
Нарушена четность, в первый разряд синдрома записывается 1.
Проверка второго правила дает
S 2 = k2 ⊕ a1 ⊕ a3 ⊕ a4 = 1 ⊕ 0 ⊕ 0 ⊕ 1 = 0.
Четность не нарушена, во второй разряд синдрома записывается 0.
Проверка третьего правила дает
S 3 = k3 ⊕ a2 ⊕ a3 ⊕ a4 = 0 ⊕ 0 ⊕ 0 ⊕ 1 = 1.
Четность нарушена, в третий разряд синдрома записывается 1.
В результате проверки получен синдром S = 1012 = 510, указывающий на пятый разряд принятого слова, где произошла ошибка.
Проиллюстрируем изложенное с помощью моделирования в среде Electronics Workbench. На рис. 7.3 показана схема формирования
контрольных разрядов по методу Хэмминга для семиразрядного кода,
построенная на сумматорах по модулю два по логическим выражениям из табл. 7.2.
а4
а3
а2
а1
Схема формирования контр. разрядов
k3
k2
k1
Рис. 7.3. Схема формирования контрольных разрядов
На вход схемы подаются информационные разряды слова a4, а3,
а2, а1. По их значениям схемы проверки на четность (сумматоры по
модулю два) формируют контрольные разряды k3, k2, k1, которые вместе с информационными разрядами выдаются на выход (на логический анализатор).
173
На рис. 7.4 изображены временные диаграммы для схемы формирования контрольных разрядов по методу Хэмминга, полученные с помощью логического анализатора, и таблица истинности
контрольных разрядов для семиразрядного кода, составленная по
правилам табл. 7.2. Таблица истинности содержит 16 строк, т. е. содержит все возможные комбинации информационных разрядов a4,
а3, а2, а1. На временных диаграммах выделены интервалы времени
(шаги 0−14), в каждый из которых логическим конвертором выдается на схему формирования контрольных разрядов и логический
анализатор определенная комбинация информационных разрядов
a4, а3, а2, а1. Полученные в каждый интервал времени значения контрольных разрядов также подаются на логический анализатор. Таким образом, путем считывания значений разрядов по вертикали
(визиру) на каждом шаге легко определить соответствующие коды
Хэмминга.
а4
а3
а2
а1
k3
k2
k1
0 1 2
15
3 4
5
6 7
8 9 10 1 1 12 13 14
а4
а3
а2
а1
k3
k2
k1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
1
1
0
0
1
1
0
0
0
0
1
1
0
1
0
1
1
0
1
0
1
0
1
0
0
1
0
1
0
1
1
0
0
1
1
0
1
0
0
1
1
0
0
1
Рис. 7.4. Временные диаграммы и таблица истинности схемы
формирования контрольных разрядов для семиразрядного
кода Хэмминга
Пошаговый анализ диаграмм показывает, что схема формирования контрольных разрядов на рис. 7.3 действительно работает согласно приведенной таблице истинности. Например, для интервала
174
3 диаграмм а4а3а2а1 = 0011 и k3k2k1 = 110, что соответствует выделенной строке 4 таблицы.
Как определяется необходимое число контрольных разрядов k
в коде Хэмминга и число разрядов синдрома? Число проверок на четность равно числу контрольных разрядов, а так как в результате каждой проверки формируется цифра одного из разрядов синдрома, то
число разрядов синдрома оказывается равным числу контрольных
разрядов k. Такой k-разрядный синдром должен иметь n (n = m + k –
общее число разрядов в слове) возможных комбинаций для указания
номера каждого из n пораженных ошибкой разрядов и нулевую комбинацию, указывающую на отсутствие ошибок. В теории кодирования показано, что для этого должно выполняться условие
2k ≥ m + k + 1.
Из него видно, что для обнаружения и исправления одиночных
ошибок число контрольных разрядов равно минимальному k, удовлетворяющему этому неравенству. На основе неравенства можно
построить график зависимости k(m) и по нему выбирать значение k.
Можно также воспользоваться табл. 7.3, в которой приведены значения k для различного числа информационных разрядов m.
Таблица 7.3
Число информационных разрядов m
4
5-11
12-26
27-57
Число контрольных разрядов k
3
4
5
6
Работу схемы формирования синдрома, указывающего на номер
ошибочной позиции (в рассмотренном примере — пятой) в принятом коде, иллюстрирует рис. 7.5. Схема состоит из сумматоров по
модулю 2 и построена по приведенным выше логическим выражениям для разрядов синдрома S1, S2, S3. Ошибка при передаче пятого разряда кода (a2) имитируется ключом [2]. Из рисунка видно, что
в результате разрыва линии связи вместо единичного сигнала (a2 = 1)
принимается нулевой сигнал (a2 = 0). Схема формирования синдрома выдает двоичный код номера ошибочного разряда − S3S2S1 =
= 1012 = 510. Таким образом, синдром S обнаруживает ошибку, однако не исправляет ее.
175
176
[2]
[1]
а2
а1
[C]
[B]
S1
S2
S3
k1
k2
а1
k3
а2
а3
а4
S3 S2 S1
Схема формирования синдрома
Принятый код
а4 а3 а2 k3 а1 k2 k1
Рис. 7.5. Работа схемы формирования синдрома
Схема формирования
контрольных разрядов
[3]
а3
[A]
[4]
а4
Переданный код
а4 а3 а2 k3 а1 k2 k1
Рассмотрим схему исправления ошибок на рис. 7.6.
Исправленный код
а4 а3 а2 k3 а1 k2 k1
а4
а3
а2
k3
а1
k2
k1
S3
S2
S1
1
2
3
4
0' 12
1' 11
G' 2' 10
C 3' 9
B 4' 8
A 5' 7
6' 6
7' 5
M2
demux
Дешифратор
Рис. 7.6. Схема исправления ошибок
Она состоит из дешифратора двоичного кода синдрома S = S3S2S1
и набора сумматоров по модулю 2 (по числу разрядов принятого кода).
Дешифратор выдает логическую 1 на своем выходе, соответствующем десятичному значению синдрома. С выхода дешифратора логическая 1 поступает на вход соответствующего элемента суммирования по модулю 2 (М2) и инвертирует значение того из разрядов кода,
в котором имеется ошибка. При этом не имеет значения, информационный это разряд или контрольный. Инвертирование разряда
происходит за счет того, что логический элемент сумматор по модулю 2, на одном их входов которого поддерживается уровень логической 1, работает как инвертор сигнала со второго входа. Их рисунка
видно, что ошибка в пятом разряде (a2) принятого кода исправлена.
177
Итак, для контроля по методу Хэмминга необходимо формировать дополнительные контрольные разряды, которые увеличивают
длину кодовой комбинации, вносят избыточность в исходный информационный код. Так, семиразрядный код в принципе обеспечивает передачу 27 = 128 кодовых комбинаций. Однако количество
информационных разрядов в семиразрядном коде Хэмминга m = 4,
т. е. полезных информационных посылок всего 24 = 16. Остальные
112 кодовых комбинаций из 128 предназначены для контроля и исправления ошибок. Очевидно, что контроль по Хэммингу при передаче информации далек от оптимального.
7.1.4. Контроль с использованием структурной
избыточности
7.1.4.1. Дублирование
Дублирование используется при тестировании цифровых
устройств на этапе их выходного контроля, а также в процессе реального функционирования устройств с целью повышения надежности
работы, и тогда его называют резервированием. Вопросы резервирования цифровых устройств являются предметом теории надежности
и далее не рассматриваются.
Дублирование сводится к замене одного устройства, подлежащего контролю, двумя идентичными устройствами. При тестировании
выходы устройств в процессе функционирования постоянно сравниваются с помощью схемы сравнения. При неисправности одного
из устройств схема сравнения сигнализирует о неисправности. Заметим, что при резервировании вместо сравнения используется более
сложный алгоритм, чтобы выявлять и устранять часть отказов цифрового устройства.
Дублирование не учитывает внутреннюю структуру устройств
и может применяться для контроля любых цифровых устройств.
С помощью дублирования обнаруживаются ошибки любой кратности, а также все неидентичные ошибки, возникающие в двух устройствах одновременно. К недостатку дублирования следует отнести необходимость удвоения оборудования.
Рассмотрим применение дублирования для тестового контроля
цифровых устройств на примерах.
На рис. 7.7 изображено устройство с выходом L1 и дублирующее устройство с выходом L2. Для сравнения выходных сигналов
двух устройств используется элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ.
178
На вход обоих устройств подаются все возможные комбинации входных сигналов.
L1
L
X
L2
Y
Рис. 7.7. Контроль методом дублирования: устройства исправны
На выходе L будет сигнал логической единицы при полном совпадении всех соответствующих разрядов чисел L1 и L2 (см. таблицу истинности (табл. 7.4) и показания логического конвертора). Иначе говоря, если обе схемы исправны, на выходе L будет уровень логической 1.
Таблица 7.4
X
0
0
1
1
Y
0
1
0
1
L1
1
0
0
0
L2
1
0
0
0
L
1
1
1
1
На рис. 7.8. изображена схема устройства с повреждением (обрыв вывода логического элемента). На выходе L на одном из наборов
входных сигналов возникает уровень логического нуля, что и указывает на неисправность.
L1
L
X
Y
L2
Рис. 7.8. Контроль методом дублирования: верхнее устройство неисправно
179
7.1.4.2. Мажорирование
Мажорирование позволяет вырабатывать правильный выходной
сигнал при наличии неисправностей в контролируемых устройствах
и определять место их появления с точностью до указания номеров
неправильно работающих устройств.
Мажорирование требует для своей организации использования нечетного числа устройств, работающих параллельно. Выработка правильного выходного сигнала устройства осуществляется мажоритарным способом (по принципу большинства) с помощью мажоритарного
элемента. Для определения номеров неправильно работающих устройств
необходимо дополнительно иметь специальный элемент анализа.
Суть мажоритарного контроля, для случая утроения исходного устройства А1 с одним выходом, показана на рис. 7.9, где А2, А3 –
устройства, полностью аналогичные устройству А1; X1, X2, X3 − выходы устройств А1, А2, А3 соответственно; МЭ – мажоритарный элемент;
ЭА – элемент анализа, обнаруживающий отказавший канал; b1, b2, b3 –
выходы элемента анализа; Y – выход мажоритарного элемента. Очевидно, что при отказе какого-либо одного из трех устройств A сигнал на выходе мажоритарного элемента все равно останется верным.
Таблица 7.5
A1
A2
A3
Х1
1
2
3
4
5
6
7
8
МЭ Y
Х2
Х3
ЭА
b1
b2
b3
X1 X2 X3
Y
b1
b2
b3
0
0
0
0
1
1
1
1
0
0
0
1
0
1
1
1
0
0
0
1
1
0
0
0
0
0
1
0
0
1
0
0
0
1
0
0
0
0
1
0
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Рис. 7.9. Схема контроля работы устройства методом мажорирования
и ее таблица истинности
Мажоритарный элемент исходя из словесного описания его работы может быть описан таблицей истинности булевой функции Y
(табл.7.5): Y = 1, если на большинстве выходов устройств A присутствуют единицы, и наоборот.
В соответствии с таблицей истинности функция Y аналитически
представляется выражением
180
Y = X 1 ⋅ X 2 ⋅ X 3 + X 1 ⋅ X 2 ⋅ X 3 + X 1 ⋅ X 2 ⋅ X 3 + X 1 ⋅ X 2 ⋅ X 3.
После минимизации функции получим:
Y = ( X 1 ⋅ X 2 ⋅ X 3 + X 1 ⋅ X 2 ⋅ X 3) + ( X 1 ⋅ X 2 ⋅ X 3 + X 1 ⋅ X 2 ⋅ X 3) +
+( X 1 ⋅ X 2 ⋅ X 3 + X 1 ⋅ X 2 ⋅ X 3) = X 2 ⋅ X 3 + X 1 ⋅ X 3 + X 1 ⋅ X 2.
Функционирование элемента анализа может быть описано, например, следующим образом. Пусть bi = 1 (i =1, 2, 3), если устройство Аi работает неверно. Тогда функционирование элемента анализа
может быть представлено таблицей истинности (табл. 7.5) и аналитически описано уравнениями:
b1 = X 1 ⋅ X 2 ⋅ X 3 + X 1 ⋅ X 2 ⋅ X 3;
b2 = X 1 ⋅ X 2 ⋅ X 3 + X 1 ⋅ X 2 ⋅ X 3;
b3 = X 1 ⋅ X 2 ⋅ X 3 + X 1 ⋅ X 2 ⋅ X 3.
По полученным логическим выражениям для Y, b1, b2, b3 можно построить в нужном логическом базисе принципиальные схемы
мажоритарного элемента и элемента анализа. Воспользовавшись
для этого логическим преобразователем Electronics Workbench, рассмотрим на примерах применение мажорирования для контроля
работы трех цифровых устройств (рис. 7.10). На сгенерированной
в EWB схеме представлены три параллельно работающих устройства A
(в блоке shema), имеющих выходы X1, X2, X3, мажоритарный элемент
ME с выходом Y и элемент анализа EA, имеющий три выхода, обозначенных как b1, b2, b3.
Для удобства представления результатов свернем схему, используя функцию Create Subcircuit (создание подсхемы), как показано на
рис. 7.11.
В обоих случаях, приведенных на рисунке, идентичные устройства A из блока shema исправны.
На рис. 7.11, а показан случай, соответствующий первой строке табл. 7.5: все устройства A исправны (на выходах – логические
нули), на что указывают выходы b элемента анализа (все нули); мажоритарный элемент тоже выдает нулевой сигнал в соответствии
с логикой своей работы.
181
X1X2X3
ME
shema
X1
EA
b1
X2
b2
X3
b3
Рис. 7.10. Схема устройства с контролем методом мажорирования
а
1
X1
Y
МЕ
b1
2
X2
shema
ЕА
b2
b3
б
3
X3
1
X1
МЕ
Y
b1
2
X2
ЕА
shema
b2
b3
3
X3
Рис. 7.11. Свернутое устройство с контролем исправной схемы
методом мажорирования
182
Рис. 7.11, б соответствует восьмой строке табл. 7.5: все устройства
A исправны (но на выходах – логические единицы), поэтому все выходы элемента анализа – нулевые; на выходе мажоритарного элемента – высокий уровень сигнала в соответствии с логикой его работы.
Теперь рассмотрим работу схемы контроля при наличии неисправностей в устройствах A. Согласно теории bi = 1, если устройство
Аi работает неверно. Будем допускать ошибки (обрыв вывода) в элементах А1, А2, А3, имеющих соответственно выходы X1, X2, X3, и проверять реакцию схемы контроля. Результаты соответствующих экспериментов показаны на рис. 7.12.
а
1
X1
Y
МЕ
b1
2
X2
shema
ЕА
b2
b3
б
3
X3
1
X1
Y
МЕ
b1
2
X2
shema
ЕА
b2
b3
3
X3
в
МЕ
Y
b1
shema
ЕА
b2
b3
Рис. 7.12. Контроль неисправной схемы методом мажорирования
183
Рис. 7.12, а соответствует четвертой строке табл. 7.5: на выходе МЭ
уровень логической 1 (исправны два устройства A из трех – A2 и A3);
элемент анализа указывает на обрыв в схеме A1 (b1 = 1).
Рис. 7.12, б соответствует шестой строке табл. 7.5: на выходе МЭ
уровень логической 1 (исправны два устройства A из трех – A1 и A3);
элемент анализа указывает на обрыв в схеме A2 (b2 = 1).
Рис. 7.12, в соответствует седьмой строке табл. 7.5: на выходе МЭ
уровень логической 1 (исправны два устройства A из трех – A1 и A2);
элемент анализа указывает на обрыв в схеме A3 (b3 = 1).
Итак, во всех рассмотренных случаях элемент анализа выдает
уровень логической 1 на выходе, соответствующем неисправному
устройству A.
Таким образом, элемент анализа позволяет определять место неисправностей в контролируемых устройствах. Мажоритарный элемент устраняет ошибку отдельной схемы Ai, если две другие исправны. При двойной ошибке, например в схемах A1 и A2 одновременно,
данная схема контроля неработоспособна.
Недостатком контроля методом мажорирования является большая
структурная избыточность, связанная с необходимостью использования не менее трех идентичных устройств.
7.2. Лабораторная работа № 7
Исследование методов контроля работы
цифровых устройств
Цель работы: ознакомиться с методами контроля цифровых
устройств и способами их технической реализации.
7.2.1. Задания для самостоятельной подготовки
1. Изучить теоретические сведения, письменно ответить на контрольные вопросы.
2. Разработать схему мажоритарного элемента на элементах И-НЕ.
3. Разработать схему элемента анализа для мажоритарной схемы
контроля. Исходные данные: на двух выходах схемы ЭА должен формироваться двоичный номер неисправного устройства A; если все выходные сигналы устройств A одинаковы, то выходам схемы ЭА назначить код 00 (признак исправности устройств A).
184
7.2.2. Порядок выполнения работы
1. Контроль по методу Хэмминга. Исследование проводится поэтапно: сначала исследуются отдельные компоненты, а затем вся схема в целом.
1.1. Исследование схемы формирования контрольных разрядов.
Откройте файл со схемой по рис. 7.3 и проверьте таблицу истинности,
приведенную на рис. 7.4. Проведите расчет контрольных разрядов по
формулам из табл.7.2 и сравните результаты эксперимента и расчета.
1.2. Исследование схемы формирования синдрома. Откройте файл
со схемой по рис. 7.5. Используя показанные на рисунке установки
генератора слов и пошаговый режим работы генератора, заполните табл. 7.6. Одинарную ошибку в принятый код внесите с помощью
одного из ключей [1–4, A, B, C]. С помощью логического анализатора зарегистрируйте процесс снятия результатов в виде временных диаграмм (см. пример на рис. 7.4 ).
Таблица 7.6
Слово
генератора
Переданный код
Принятый код
Синдром
Десятичный
номер
a4 a3 a2 k3 a1 k2 k1 a4 a3 a2 k3 a1 k2 k1 S3 S2 S1
0000
0001
0002
0003
0004
0005
0006
0007
0008
0009
000A
000B
000C
000D
000E
000F
1.3. Исследование дешифратора «три в семь». Откройте файл со
схемой по рис. 7.13.
185
Y1
Y2
S3 S2 S1
Y3
Y4
1
2
3
4
G'
C
D
A
0'
1'
2'
3'
4'
5'
6'
7'
12
11
10
9
8
7
6
5
Y5
Y6
Y7
Рис. 7.13. Дешифратор 3-7
Синдром поступает на вход дешифратора, который преобразует двоичный код синдрома в десятичный номер выходного сигнала.
Дешифратор построен на основе стандартной интегральной схемы
дешифратора 3-8 из библиотеки элементов, младший разряд которой не используется, а к остальным выходам подключены инверторы. Они необходимы для получения активных высоких уровней выходных сигналов в схеме исправления ошибки.
Выходы дешифратора описываются следующими логическими
выражениями:
Y 1 = S 1 ⋅ S 2 ⋅ S 3;
Y 2 = S 1 ⋅ S 2 ⋅ S 3;
Y 3 = S 1 ⋅ S 2 ⋅ S 3;
Y 4 = S 1 ⋅ S 2 ⋅ S 3;
Y 5 = S 1 ⋅ S 2 ⋅ S 3;
Y 6 = S 1 ⋅ S 2 ⋅ S 3;
Y 7 = S 1 ⋅ S 2 ⋅ S 3.
Снимите таблицу истинности дешифратора (табл. 7.7) и сравните
ее с результатами расчета по логическим выражениям.
186
Таблица 7.7
Синдром
Эксперимент
S3
S2
S1
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Y7
Y6
Y5
Y4
Y3
Расчет
Y2
Y1
Y7
Y6
Y5
Y4
Y3
Y2
Y1
Убедитесь, что каждой комбинации двоичного кода синдрома будет соответствовать уровень логической единицы на строго определенных выходах.
1.5. Откройте файл со схемой по рис. 7.14. С помощью одного из
ключей [1–4, A, B, C] внесите одинарную ошибку в принятый код. Используя пошаговый режим работы генератора слов, заполните табл. 7.8.
Убедитесь в правильности функционирования схемы обнаружения
и исправления одинарной ошибки по методу Хэмминга. Испытайте работоспособность схемы при наличии двойной ошибки в принятом коде.
Таблица 7.8
Слово генератора
Переданный код
Принятый код
Исправленный код
a4 a3 a2 k3 a1 k2 k1 a4 a3 a2 k3 a1 k2 k1 a4 a3 a2 k3 a1 k2 k1
0000
0001
0002
0003
0004
0005
0006
0007
0008
0009
000A
000B
000C
000D
000E
000F
187
Ошибочный разряд
188
а1
[1]
[A]
demux
0'
1'
1 G' 2'
2 C 3'
3 B 4'
4 A 5'
6'
7'
Схема формирования синдрома
S1
S2
S3
k1
Рис. 7.14. Схема обнаружения и исправления ошибок
по методу Хэмминга
Схема формирования
контрольных разрядов
k3
[2]
k2
а2
[3]
а3
а2
а1
[B]
[C]
а4
а3
[4]
Принятый код
а4 а3 а2 k3 а1 k2 k1
а4
а4 а3 а2 k3 а1 k2 k1
Переданный код
Дешифратор
12
11
10
9
8
7
6
5
М2
Исправленный код
а4 а3 а2 k3 а1 k2 k1
2. Контроль неисправностей методом дублирования.
Откройте файл со схемой по рис. 7.15.
L
L*
Рис. 7.15. Схема устройства для контроля неисправностей
методом дублирования
Схема содержит два идентичных цифровых устройства L и L*,
а также схему сравнения для четырехразрядного кода.
Внося неисправности различного типа (одинарный, кратный обрыв проводника) в схему L, исследуйте схему контроля неисправностей методом дублирования с помощью логического преобразователя. Результаты зафиксируйте в виде рисунков неисправных схем
и соответствующих таблиц истинности.
3. Контроль неисправностей методом мажорирования.
Используя разработанные самостоятельно схемы мажоритарного элемента и элемента анализа (см. п. 7.2.1), соберите схему контроля мажоритарным методом, аналогичную приведенной на рис. 7.10.
Проверьте ее работоспособность. Результаты экспериментов зафиксируйте в виде снимков с экрана среды моделирования.
189
7.2.3. Содержание отчета
Отчет должен содержать:
1. Название и цель работы.
2. Письменные ответы на контрольные вопросы.
3. Разработанные схемы МЭ и ЭА и методику их разработки.
4. Схемы исследованных устройств и соответствующие таблицы
истинности, рисунки.
7.3. Контрольные вопросы
1. Назовите разновидности методов контроля цифровых устройств.
2. Назовите разновидности и причины неисправностей цифровых устройств.
3. Что такое избыточность? Охарактеризуйте виды избыточности.
4. Дайте определения кода, кодирования.
5. Как подсчитать избыточность кода?
6. Что такое корректирующая способность кода?
7. Что такое кодовое расстояние?
8. Изложите порядок кодирования и декодирования по Хэммингу.
9. Укажите места расположения контрольных разрядов в коде
Хэмминга.
10. Как определяются контрольные разряды и их число в коде Хэмминга?
11. Что такое синдром?
12. Поясните работу схемы формирования синдрома.
13. Какие ошибки обнаруживаются и исправляются при кодировании по Хэммингу?
14. Поясните работу схемы исправления ошибки по методу Хэмминга.
15. Охарактеризуйте метод контроля цифровых устройств дублированием.
16. Поясните принцип контроля цифровых устройств мажорированием.
190
Библиографический список
1. Бабич, Н. П. Компьютерная схемотехника. Методы построения и проектирования [Текст]: учеб. пособие / Н. П. Бабич, И. А. Жуков. – Киев:
МК-Пресс, 2004.
2. Бойт, К. Цифровая электроника [Текст] / К. Бовт. – М.: Техносфера,
2007.
3. Зельдин, Е. А. Цифровые интегральные микросхемы в информационноизмерительной аппаратуре [Текст] / Е. А. Зельдин. – Л.: Энергоатомиздат, 1986.
4. Калабеков, Б. А. Цифровые устройства и микропроцессорные системы.
[Текст] / Б. А. Калабеков. − 2-е изд. − М.: Горячая линия-Телеком, 2007.
5. Карлащук, В. И. Электронная лаборатория IBM PC. Лабораторный
практикум на базе Electronics Workbench и MATLAB [Текст] / В. И. Карлащук. – 5-е изд. – М.: СОЛОН-Пресс, 2004.
6. Лебедев, О. Н. Применение микросхем памяти в электронных устройствах [Текст]: справ. пособие / О. Н. Лебедев. – М.: Радио и связь, 1994.
7. Новиков, Ю. В. Основы цифровой схемотехники. Базовые элементы и схемы. Методы проектирования [Текст] / Ю. В. Новиков. − М.: Мир, 2001.
8. Опадчий, Ю. Ф. Аналоговая и цифровая электроника [Текст] / Ю. Ф. Опадчий, О. П. Глудкин, А. И. Гуров. – М.: Горячая линия-Телеком, 2007.
9. Прикладная теория цифровых автоматов [Текст] / К. Г. Самофалов
[и др.]. – Киев: Высш. шк., 1987.
10. Потемкин, И. С. Функциональные узлы цифровой автоматики [Текст]
/ И. С. Потемкин. − М.: Энергоатомиздат, 1988.
11. Савельев, А. Я. Прикладная теория цифровых автоматов [Текст]: учеб.
для вузов / А. Я. Савельев. – М.: Высш. шк., 1987.
12. Схемотехника электронных систем. Цифровые устройства [Текст] /
В. И. Бойко [и др.]. – СПб.: БХВ-Петербург, 2004.
13. Угрюмов, Е. П. Цифровая схемотехника [Текст] / Е. П. Угрюмов. −
СПб.: БХВ-Санкт Петербург, 2004.
14. Уилкинсон, Б. Основы проектирования цифровых систем [Текст] /
Б. Уилкинсон. – М.: Вильямс, 2004.
15. Электроника и электротехника в экспериментах и упражнениях. Лаборатория на компьютере [Текст]: в 2-х т. / Д. И. Панфилов [и др.];
под ред. Д. И. Панфилова. – М.: МЭИ, 2004.
191
Приложение 1.1
Функциональный набор ЛЭ
Обозначение
ЛА1
ЛА2
ЛА3
ЛА4
ЛА6
ЛА7
ЛА8
ЛА9
ЛА10
ЛА11
ЛА12
ЛА13
ЛА15
ЛА16
ЛА17
ЛА18
ЛА19
ЛД1
ЛД3
ЛЕ1
ЛЕ2
ЛЕ3
ЛЕ4
ЛЕ5
ЛЕ6
ЛЕ7
ЛЕ8
ЛЕ9
ЛЕ10
ЛИ1
ЛИ2
ЛИ3
ЛИ4
ЛИ5
ЛИ6
Функциональное назначение
ТТЛ, ТТЛШ
КМДП
2*(4И-НЕ)
4*(2И-НЕ)
(8И-НЕ)
(8И-НЕ)
4*(2И-НЕ)
2*(4И-НЕ)
3*(3И-НЕ)
3*(3И-НЕ)
2*(4И-НЕ)
2*(4И-НЕ), ОК, ПНС
4*(2И-НЕ)
4*(2И-НЕ), ОК
2*(4И-НЕ)
4*(2И-НЕ), ОК
3*(3И-НЕ)
3*(3И-НЕ), ОК
2*(2И-НЕ), ОС
4*(2И-НЕ), ОК, ВВ
4*(2И-НЕ), ПНС
4*(2И-НЕ), ОК, ПНС
4*(2И-НЕ), сопряжение МДПТТЛ
2*(4И-НЕ), магистр. усилитель
2(*4И-НЕ), ТС
2*(2И-НЕ), ОК
(12И-НЕ), ТС
2 расширителя 4И-ИЛИ
Расширитель 8И-ИЛИ
4*(2ИЛИ-НЕ)
4*(2ИЛИ-НЕ)
2*(4ИЛИ-НЕ) со стробированием
2*(4ИЛИ-НЕ) со стробированием
3*(3ИЛИ-НЕ)
3*(3ИЛИ-НЕ)
4*(2ИЛИ-НЕ), буфер
4*(2ИЛИ-НЕ)
4*(2ИЛИ-НЕ), магистр.
2*(4ИЛИ-НЕ)
усилитель
2*(5ИЛИ-НЕ)
6*(2ИЛИ-НЕ)
2*(4ИЛИ-НЕ)
2*(4ИЛИ-НЕ)
3*(3ИЛИ-НЕ)
3*(3ИЛИ-НЕ)
4*2И
9И и НЕ
4*2И, ОК
4*2И
3*3И
3*3И
3*3И, ОК
2*2И, ОК
2*4И
192
Окончание прил. 1.1
Обозначение
ЛЛ1
ЛЛ2
ЛЛ3
ЛН1
ЛН2
ЛН3
ЛН5
ЛН6
ЛП1
ЛП2
ЛП3
ЛП4
ЛП5
ЛП7
ЛП8
ЛП9
ЛП10
ЛП11
ЛП12
ЛП13
ЛП14
ЛР1
ЛР2
ЛР3
ЛР4
ЛР9
ЛР10
ЛР11
ЛР13
ЛС1
ЛС2
Функциональное назначение
ТТЛ, ТТЛШ
КМДП
4*2ИЛИ
4*2ИЛИ
2*2ИЛИ, ОК
4*ИСКЛЮЧАЮЩЕЕ ИЛИ, ОК
6*НЕ
6*НЕ, ТС
6*НЕ, ОК
6*НЕ
6*НЕ, ОК, ВВ
6*НЕ, ТС
6*НЕ, ОК, ВВ
6*НЕ, ТС
3 комплем. пары транзисторов
4*ИСКЛЮЧАЮЩЕЕ ИЛИ
3 мажоритарных элемента
6 буферн. формирователей, ОК
2*(3ИЛИ - НЕ) и НЕ
4*ИСКЛЮЧАЮЩЕЕ ИЛИ
4*ИСКЛЮЧАЮЩЕЕ ИЛИ
2*(2И -НЕ) и 2 транзистора
4 повторителя, ТС
6 повторителей, ОК, ВВ
6 повторителей, ТС, с управлением
6 повторителей, ТС, с управле2*(4ИЛИ -НЕ) и НЕ
нием
4*ИСКЛЮЧАЮЩЕЕ ИЛИ, ОК
2*(4И - НЕ) и НЕ
3 трехвход. мажоритар. элемента
4 повторителя, ТС
4*ИСКЛЮЧАЮЩЕЕ ИЛИ
2*(2 - 2И - 2ИЛИ - НЕ)
И - ИЛИ - НЕ
(2 - 2 - 2 - 3И - 4ИЛИ - НЕ)
(4 - 4И - 2ИЛИ - НЕ)
(4 - 2 - 3 - 2И - 4ИЛИ - НЕ)
(2 - 2 - 3 - 4И - 4ИЛИ - НЕ), ОК
2*(4 - 2 - 3 - 2И - 4ИЛИ - НЕ)
2*(И - ИЛИ - НЕ)
(2 - 3 - 3 - 2И - 4ИЛИ - НЕ)
3*(И - ИЛИ)
4*(И - ИЛИ)
Примечание. ОК – открытый коллектор;
ОС – открытый сток;
ПНС – повышенная нагрузочная способность;
ТС – с тремя состояниями на выходе;
ВВ – высоковольтный выход;
N* − указывает на число элементов в корпусе ИМС.
193
Приложение 1.2
Наличие ЛЭ в сериях ТТЛ, ТТЛШ, КМДП
Обозначение
ЛА1
ЛА2
ЛА3
ЛА4
ЛА6
ЛА7
ЛА8
ЛА9
ЛА10
ЛА11
ЛА12
ЛА13
ЛА15
ЛА16
ЛА17
ЛА18
ЛА19
ЛД1
ЛД3
ЛЕ1
ЛЕ2
ЛЕ3
ЛЕ4
ЛЕ5
ЛЕ6
ЛЕ7
ЛЕ9
ЛЕ10
ЛИ1
ЛИ2
ЛИ3
ЛИ4
ЛИ5
ЛИ6
ЛЛ1
ЛЛ2
ЛЛ3
155
+
+
+
+
+
+
+
+
+
+
+
555
+
+
+
+
+
+
531
+
+
+
+
533
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
1531 1533
+
+
+
+
+
+
+
+
+
176
561
564
+
+
+
+
+
+
+
+
+
+
1561 1564
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
194
+
+
Окончание прил. 1.2
Обозначение
ЛН1
ЛН2
ЛН3
ЛН5
ЛН6
ЛП1
ЛП2
ЛП3
ЛП4
ЛП5
ЛП7
ЛП8
ЛП9
ЛП10
ЛП11
ЛП12
ЛП13
ЛП14
ЛР1
ЛР2
ЛР3
ЛР4
ЛР9
ЛР10
ЛР11
ЛР13
ЛС1
ЛС2
155
+
+
+
+
+
555
+
+
531
+
+
533
+
+
1531 1533
+
+
+
176
+
+
+
+
+
+
+
+
+
+
561
+
+
+
564
+
+
+
+
1561 1564
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
+
Примечание. Знак «+» в таблице соответствует наличию рассматриваемого типа в серии ИМС.
195
196
2
0,75
500
1500
ЭСЛ
250
50
50
50
10
1530
1531
1533
176
561
564
1561
1564
1,5
2,75
4,5
530
531
533
555
ТТЛШ
КМДП
3
3
10
10
155
ТТЛ
5±0,5
5±0,25
5±0,25
5±0,5
5±0,25
5±0,5
5±0,25
5±0,25
U пит,
В
40
25
-5,2
-2
-4,5
-2
0,1
9(3-15)
0,1
9(3-15)
0,1
3-15
0,0004
3-18
0,0004
2-6
19
4
1
20
20
2
2
Вентиль
t зд.р, Р пот,
нс
мBт
10
10
Тип
Серия
логики
-1,62
-1,65
0,3
0
0
0,5
0,4
2,0
0,5
0,4
0,5
0,5
0,4
0,5
0,4
-0,88
-0,26
8,2
5
9
4,5
3,7
30
2,4
2,5
2,5
2,7
2,5
2,7
2,4
10
15
50
50
50
50
50
200
30
20
10
10
10
20
10
U 0 вых, U 1 вых,
К раз
В
В
-2,4
150
100
50(110)
50(110)
15(45)
15(45)
10(38)
f max,
МГц
1,6
4,4
+1…+85
-10…+75
6*10-3 6*10-3
1 мкА
-0,05 мкА 1 мкA
-60…+125
-10…+70
-10…+70
-10…+70
-10…+70
-45…+70
-45…+85
-60…+125
-45…+85
-60…+125
10,2
3
16
8
36
22
Диапазон рабочих температур, ОC
3*10-3 3*10-3
-1
-0,4
-1
-1
-0,4
-0,4
-0,4
I1 пот,
мА
1 мкA
20
4
20
20
4
8
16
I 0 вых, I 1 вых, I 0 пот,
мА
мА
мА
-10…+70
-10…+70
0,02
0.02
0,05
0,05
0,02
0,02
0,04
I 1 вх,
мА
2,8
0,85
0,4
-0,6
-0,2
-2
-2
-0,4
-0,4
-1,6
I 0 вх,
мА
Электрические параметры
Основные характеристики серий логических ИМС
Приложение 1.3