Министерство науки и высшего образования Российской Федерации Федеральное государственное бюджетное образовательное учреждение высшего образования ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ (ТУСУР) Кафедра компьютерных систем в управлении и проектировании (КСУП) ОТЧЕТ Лабораторная работа №1 по дисциплине «ОЭВМиС» по теме: «Синтез операционного автомата» Выполнили: студенты гр. 586-1 ______Каплунов С.Н. ______Ершов М.О. ______Кропочев Ф.И. « ____ » ____________ 2020 г. Принял: д. т. н., профессор каф. АОИ ______ Замятин Н.В. « ____ » ____________ 2020 г. Томск 2020 2 Оглавление Введение ................................................................................................................... 3 1.1 Цель работы ................................................................................................... 3 1.2 Задание на лабораторную работу ................................................................ 3 2 Ход работы ............................................................................................................ 4 Заключение ........................................................................................................ 13 3 Введение 1.1 Цель работы Понять, каким образом выполняются арифметико-логические операции в микропроцессоре. Научиться синтезировать операционный автомат (ОА) для выполнения арифметических операций сложения и умножения. 1.2 Задание на лабораторную работу Для синтеза ОА в лабораторной работе необходимо выполнить следующую последовательность действий: 1. Синтезировать RS –триггер; 2. Синтезировать D – триггер; 3. Синтезировать T – триггер; 4. Синтезировать JK – триггер; 5. Синтезировать шифратор и дешифратор; 6. Синтезировать параллельный регистр; 7. Синтезировать сумматор; 8. Собрать триггер, регистр и сумматор в среде Electronics Workbench, промоделировать их работу. Привести процедуры синтеза, схемы и эпюры в отчете. 4 2 Ход работы В начале были реализованы базовые логические элементы: 1) Схема «И». Реализует конъюнкцию двух или более логических значений (логическое умножение). Схема представлена на рисунке 2.1. Рисунок 2.1 – Схема «И» Таблица 2.1 – Таблица истинности элемента «И» A 0 0 1 1 B 0 1 0 1 Рисунок 2.2 – Эпюры элемента «И» F 0 0 0 1 5 2) Схема «ИЛИ». Реализует дизъюнкцию (логическое сложение) двух или более логических значений. Схема представлена на рисунке 2.2. Рисунок 2.3 – Схема «ИЛИ» Таблица 2.2 – Таблица истинности элемента «ИЛИ» A 0 0 1 1 B 0 1 0 1 F 0 1 1 1 Рисунок 2.4 – Эпюры элемента «ИЛИ» Триггеры: 1) Асинхронный RS-триггер. Сохраняет своё предыдущее состояние при неактивном состоянии обоих входов и изменяет своё состояние при подаче на один из его входов активного уровня. При подаче активного уровня на вход S выходное состояние становится равным логической единице, а при 6 подаче активного уровня на вход R выходное состояние становится равным логическому нулю. Состояние, при котором на оба входа R и S одновременно поданы активные уровни не определено и зависит от реализации. Схема представлена на рисунке 2.3. Рисунок 2.3 – Асинхронный RS-триггер 7 Таблица 2.3 – Таблица истинности Асинхронного RS-Триггера S 0 0 0 0 1 1 1 1 2) R 0 0 1 1 0 0 1 1 Синхронный RS-триггер. Qt 0 1 0 1 0 1 0 1 Схема Qt+1 0 1 0 0 1 1 - RS-триггера позволяет запоминать состояние логической схемы, но так как при изменении входных сигналов может возникать переходный процесс, то запоминать состояния логической схемы нужно только в определенные моменты времени, когда все переходные процессы закончены, и сигнал на выходе комбинационной схемы соответствует выполняемой ею функции. Схема представлена на рисунке 2.4. Рисунок 2.4 – Синхронный RS-триггер 8 Таблица 2.4 – Таблица истинности Синхронного RS-Триггера C 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 3) R 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 S 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 Qt 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Qt+1 0 1 0 1 0 1 0 1 0 1 0 0 1 1 - D-триггер. Имеет один информационный вход (D-вход). Бывают только синхронные D-триггеры. Схема представлена на рисунке 2.5. Рисунок 2.5 – D-триггер 9 Таблица 2.5 – Таблица истинности D-Триггера C 0 0 0 0 1 1 1 1 D 0 0 1 1 0 0 1 1 Qt 0 1 0 1 0 1 0 1 Qt+1 0 1 0 1 0 0 1 1 4) T – Триггер. 5) JK – Триггер. Затем был реализован параллельный регистр. В параллельных (статических) регистрах схемы разрядов не обмениваются данными между собой. Общими для разрядов обычно являются цепи тактирования, сброса/установки, разрешения выхода или приема, то есть цепи управления. Схема представлена на рисунке 2.6. Рисунок 2.6 – Параллельный регистр 10 Затем был реализован полусумматор. Одноразрядный сумматор суммирует биты соответствующих разрядов двух двоичных чисел и реализует перенос в следующий разряд. Схема представлена на рисунке 2.7. Рисунок 3.7 – Полусумматор 11 Таблица 2.6 – Таблица истинности Полусумматора A 0 0 1 1 B 1 0 0 1 S 0 1 1 0 P 0 0 0 1 Затем был реализован сумматор. Сумматор состоит из нескольких сумматоров и учитывает единицы переноса разрядов, полученные от каждого полусумматора. Таким образом реализуется сложение многоразрядных чисел. Схема представлена на рисунке 2.8. Рисунок 2.8 – Сумматор 12 Таблица 2.7 – Таблица истинности сумматора A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 S 0 1 1 0 1 0 0 1 P 0 0 0 1 0 1 1 1 13 Заключение В ходе выполнения данной лабораторной работы было усвоено то, каким образом выполняются арифметико-логические операции в микропроцессоре. Научились синтезировать операционный автомат (ОА) для выполнения арифметических операций сложения и умножения. Для синтеза ОА был: 1. Синтезирован RS –триггер; 2. Синтезирован параллельный регистр; 3. Синтезирован сумматор; 4. Собран триггер, регистр и сумматор в среде Electronics Workbench, промоделирована их работа.
