Моделирование влияния температурного режима на работу

УДК 621.38(06) Электроника
И.Г. ЧЕРКАСОВ
Научный руководитель – В.Я. СТЕНИН, д.т.н, профессор
Московский инженерно-физический институт (государственный университет)
МОДЕЛИРОВАНИЕ ВЛИЯНИЯ ТЕМПЕРАТУРНОГО
РЕЖИМА НА РАБОТУ СБОЕУСТОЙЧИВЫХ ЯЧЕЕК СОЗУ
Моделирование в симуляторе SPECTRA работы шеститранзисторной ячейки
памяти и ячеек типа DICE и HIT при изменении температуры показало, что
наиболее устойчивой к изменению температурного режима является ячейка HIT.
Для космической и авиационной электроники важна радиационная
стойкость и температурная устойчивость СБИС. Память является одним
из наиболее критичных элементов системы по отношению к влиянию радиационных эффектов. Стандартные шеститранзисторные ячейки памяти
имеют в режиме хранения два открытых и два закрытых транзистора и,
следовательно, два узла, уязвимых для одиночных сбоев. Попадание частицы в область стока закрытого транзистора может привести к открытию
транзистора и изменению информации в ячейке. Для защиты возможно
использование обратной связи, восстанавливающей данные при одиночном сбое. На таком принципе построена 12-транзисторная ячейка памяти
HIT (Heavy Ion Tolerant) [1]. Другой способ – хранение информации в
двух разных местах с возможностью восстановления испорченных данных – используется в ячейке DICE (Dual Interlocked Storage Cell) [2,3].
В САПР Cadence были спроектированы принципиальная схема и топология шеститранзисторной ячейки СОЗУ и ячеек DICE и HIT по топологическим нормам 0,18 мкм. Для повышения устойчивости к воздействию
импульсного излучения шеститранзисторной ячейке памяти в качестве
ключевых транзисторов использовались n-канальные транзисторы с увеличенной длиной канала (L = 220 нм), что позволяет уменьшить ширину
базы паразитного биполярного транзистора, отпирание которого может
привести к изменению информации в ячейке, и уменьшить взаимное влияние ячеек памяти во время импульсного излучения. Применение nканального ключевого транзистора позволило уменьшить различие крутизн n и p-канальных транзисторов в триггере ячейки памяти, что в свою
очередь позволяет уменьшить различие в фототоках этих транзисторов
при воздействии импульсного излучения, а следовательно, и уменьшению
различия подъема уровня логического нуля и логической единицы. Параметры транзисторов триггера ячейки памяти: p-канальный: L = 180 нм,
W = 230 нм; n-канальный: L = 180 нм, W = 360 нм. В ячейках DICE и HIT
ISBN 5-7262-0710-6. НАУЧНАЯ СЕССИЯ МИФИ-2007. Том 17
73
УДК 621.38(06) Электроника
также использовались ключевые транзисторы с увеличенной длиной канала L = 220 нм. Площадь ячейки HIT, занимаемая на кристалле, превышает площадь шеститранзисторной ячейки в 2,1 раза; площадь ячейки
DICE – в 1,7 раза. Для исследования температурной стабильности ячеек
использовались модели транзисторов BSIM3v3 фирмы Chartered для технологического процесса 0,18 мкм. Моделирование производилось в симуляторе SPECTRA для Cadence. Моделировались циклы записи и чтения
логической единицы и логического нуля при изменении температур от –
60 до +180 0С при напряжении питания 1,8 В для шеститранзисторной
ячейки и ячеек типа DICE и HIT. Измерялись сдвиги уровней логического
нуля и логической единицы и время установления уровня логического
нуля на шине данных. Результаты моделирования представлены в таблице 1. Наибольшее изменение логических уровней наблюдается у шеститранзисторной ячейки памяти (163 мВ), наименьшее – у ячейки HIT
(92 мВ). Наименьшее значение разности логических уровней (1,64 В), а
следовательно, и наименьшая помехоустойчивость, наблюдалась у шеститранзисторной ячейки памяти, наибольшее – у ячейки HIT (1,78 В).
Таблица 1
Результаты моделирования
Тип
Изменение
ячейки
уровня
«0», мВ
6Т
1,92
DICE
26,83
HIT
17,80
Изменение
уровня
«1», мВ
170,01
169,12
73,30
Изменение времени
установления «0»,
пс
68,20
62,00
50,00
Изменение разности уровней «1» и
«0», мВ
163
157
92
В итоге наибольшее влияние изменение температуры оказывает на шеститранзисторную ячейку памяти. Ячейка типа DICE обладает более высокой помехоустойчивостью (на 5,3 %) по сравнению с шеститранзисторной ячейкой памяти. Наиболее устойчивая ячейка к изменению температурного режима из моделировавшихся – ячейка типа HIT.
Список литературы
1. Hoff J., Wester W. SEU Tolerance of Different Register Architectures in a 0.25μm CMOS
Process // Vth Int. Meeting on Frontend Electronics Snowmass, CO, p.2-3, 2003.
2. Baze M.P., Killens J.C., Paup R.A. SEU Hardening Techniques for Retargetable, Scalable,
Sub-Micron Digital Circuits and Libraries // Boeing Space and Communications Seattle, WA, p.1317, 2001.
3. Blum D.R. Comparison of SET-Resistant Approaches for Memory-Based Architectures //
12-th NASA Symposium Paper, p. 1-5, 2005.
ISBN 5-7262-0710-6. НАУЧНАЯ СЕССИЯ МИФИ-2007. Том 17
74
УДК 621.38(06) Электроника
ISBN 5-7262-0710-6. НАУЧНАЯ СЕССИЯ МИФИ-2007. Том 17
75