Лабораторная работа 3 Изучение ПЛМ интерфейса сопроцессора, схемы формирования

Лабораторная работа 3
Изучение ПЛМ интерфейса сопроцессора, схемы формирования
синхроимпульсов, буфера адреса между шинами LA и SA
Цель работы: Изучить принципиальную схему и функции сигналов ПЛМ интерфейса
сопроцессора, схемы формирования синхроимпульсов, буфера адреса между шинами LA и
SA в архитектуре PC AT.
Порядок выполнения работы
1) Изучить рисунки 1 и 2 (Рисунок 1- Принципиальная схема ПЛМ интерфейса
сопроцессора, схемы формирования синхроимпульсов; Рисунок 2 - Принципиальная схема
буфера адреса между шинами LA и SA, схема формирования SAO).
2) Определить функциональное назначение основных сигналов ПЛМ интерфейса
сопроцессора, схемы формирования синхроимпульсов, буфера адреса между шинами LA и
SA.
3) Используя шаблоны, построить принципиальную схему ПЛМ интерфейса
сопроцессора, схемы формирования синхроимпульсов, буфера адреса между шинами LA и
SA.
4) Оформить отчет.
Основные сведения о ПЛМ интерфейса сопроцессора, схеме формирования
синхроимпульсов, буфере адреса между шинами LA и SA
На рисунке 1 представлена принципиальная схема ПЛМ интерфейса сопроцессора,
схемы формирования синхроимпульсов. ПЛМ по адресу обращения к порту формирует
сигнал сброса сопроцессора RESET 287 или сигнал выбора сопроцессора -NPCS, который
означает, что выполняется обмен между 80286 и 80287. Сигнал SYSCLK по системному
сбросу переводится в низкое состояние и начинает переключаться только по началу первого
обращения к памяти, при этом сигнал SYSCLK синхронизируется по фазе с внутренним
синхросигналом микропроцессора. Высокий уровень SYSCLK соответствует фазе 1 цикла
шины микропроцессора, а низкий - фазе 2.
На рисунке 2 представлена принципиальная схема буфера адреса между шинами LA и
SA и схема формирования младшего разряда адреса SA0. Разряды адреса LА1-LА16
передаются в SA1-SA16, когда шиной владеет микропроцессор (сигнал CPUHLDA=0). В
противном случае выходы буфера отключены. Разряды А23-А17 передаются в LA23-LA17,
когда шина находится под управлением микропроцессора, подсистемы прямого доступа к
памяти DMA или при регенерации. В режиме МАСТЕР (сигнал -MASTER=0) направление
передачи адреса противоположное, от LA к А. Разряды А19-А17 передаются во всех
режимах, кроме режима MASTER. Разряд адреса SA0 в цикле с конвертированием по
сигналу COVALE переводится в высокий уровень.
Содержание отчета
1) Цель работы
2) Принципиальная схема ПЛМ интерфейса сопроцессора, схемы формирования
синхроимпульсов, буфера адреса между шинами LA и SA
3) Назначение основных сигналов ПЛМ интерфейса сопроцессора, схемы
формирования синхроимпульсов, буфера адреса между шинами LA и SA
Тестовые вопросы
1) Сигнал SYSCLK
а) системный синхросигнал
цикла памяти
b) разрешение записи с) прерывание
2) Сигнал RESET
а) сброс b) подключение к системной шине с) чтение
d) выбор
d) сигнал готовности
3) Сигнал HLDA
а) младший разряд адреса b) подтверждение захвата шины с) ошибка d) запись
4) Сигнал I/O CH CK
а)вход управления b) выбор МС с) проверка канала ввода-вывода
вывод в порт
d) ввод-
5) Сигнал NMI
а) немаскируемое прерывание b) подтверждение на захват прерывания с)
аппаратное прерывание d) нуль тактового ожидания
6) Сигналы SА1-SА8
а) двунаправленные младшие 7 разрядов системной шины адреса
b) двунаправленные младшие 7 разрядов системной шины данных
с) двунаправленные младшие 8 разрядов системной шины адреса
d) двунаправленные младшие 16 разрядов системной шины данных
7) Передача по А1-А8 SА1-SА8 осуществляется
а) 2х направлениях b) 1м направлении с) 3хнаправлениях d)4х направлениях
8) Сигнал MASTER=0 означает
а) направление передачи от LA к А b) направление передачи от A к LА
с) прерывание d) ошибка передачи
Рисунок 1- Принципиальная схема ПЛМ интерфейса сопроцессора (I),
схемы формирования синхроимпульсов (II)
На рисунке представлена принципиальная схема ПЛМ интерфейса сопроцессора, схемы
формирования синхроимпульсов. ПЛМ по адресу обращения к порту формирует сигнал
сброса сопроцессора RESET 287 или сигнал выбора сопроцессора -NPCS, который означает,
что выполняется обмен между 80286 и 80287. Сигнал SYSCLK по системному сбросу
переводится в низкое состояние и начинает переключаться только по началу первого
обращения к памяти, при этом сигнал SYSCLK синхронизируется по фазе с внутренним
синхросигналом микропроцессора. Высокий уровень SYSCLK соответствует фазе 1 цикла
шины микропроцессора, а низкий - фазе 2.
PAL16L8 – программируемая матричная логика ПМЛ.
Отечественный аналог – КР1556 ХЛ8.
Микросхема ХЛ8 – с двунаправленными выводами. Эта схема с памятью, кроме
комбинационной части, содержит триггеры (обычно D типа). Такие схемы имеют четвертый
параметр r – число элементов памяти.
Матрица «И» содержит 2048 узла (64х32).
Число входов может изменяться от 10 до 16.
Число выходов – от 2 до 8.
ALS244 – Два четырехканальных формирователя с тремя состояниями на выходе с
инверсным управлением.
Отечественный аналог КР1533АП5. Микросхема КР1533АП5 представляет собой два
четырехразрядных магистральных передатчика без инверсии входной информации и тремя
состояниями на выходе и применяется в микропроцессорных системах, системах обработки
данных с магистральной организацией обмена. Перевод выходов микросхемы в
высокоимпедансное состояние обеспечивается подачей на входы управления напряжения
высокого уровня.
Для обеспечения работы на относительно низкоомную или большую емкостную нагрузку
выходы микросхемы умощнены по сравнению со стандартными. Для гарантированного
запирания выходного транзистора во всем температурном диапазоне применена специальная
цепь управления третьим состоянием. Применение во входных каскадах микросхемы
КР1533ФАП5, как и во всей серии КР1533, транзисторов p-n-p типа обеспечивает высокую
нагрузочную способность приемопередатчиков.
Таблица истинности
Входы Выходы
EZ
L
L
H
L
H
X
L
H
Z
ALS74 – Два D-триггера синхронных с дополняющими выходами.
Отечественный аналог – КР1533ТМ2.
Микросхема содержит два независимых D-триггера, срабатывающих по
полжительному фронту тактового сигнала.
Низкий уровень напряжения на входах установки или сброса устанавливает выходы триггера
в соответствующее состояние вне зависимости от состояния на других входах ( С и D). При
наличии на входах установки и сброса напряжения высокого уровня для правильной работы
триггера требуется предварительная установка информации по входу данных отностиельно
положительного фронта тактового сигнала, а также соответствующая выдержка информации
после подачи положительного фронта синхросигнала.
Таблица истинности
Входы
С
R
S
L
H
L
H
H
H
H
L
L
H
H
H
X
X
X
L
D
Выходы
Q Q
X
X
X
H
L
X
H
L
H*
H
L
Q0
L
H
H*
L
H
Q0
X – произвольное состояние выхода
H* – неопределенное состояние выхода
Q0, Q0 – предыдущее состояние выхода.
Параметры временной диаграммы работы:

Время подготовки информации – не менее 15 нс;

Время фиксации информации– не менее 0 нс.

Время подготовки неактивного состояния входов сброса и установки – не менее 10 нс.

Длительность сигнала высокого уровня синхросигнала – не менее 14,5 нс;

Длительность сигнала низкого уровня синхросигнала – не менее 14,5 нс.

Длительность сигнала низкого уровня на входах сброса и установки – не менее 15 нс;

Тактовая частота при напряжении питания 5 В – не более 34 Мгц.
Времена подготовки и фиксации оговорены относительно фронта переключения
синхросигнала от низкого к высокому уровню.
LS51 – Два логических элемента: 2-2И-2ИЛИ-НЕ и 3-3И-2ИЛИ-НЕ.
Отечественный аналог – КР1533ЛР11.
Микросхема содержит два логических элемента со стандартными выходами, выполняющими
Булевы функции Y1= 1D1*1D2 *1D3  1D4 *1D5 *1D6 и Y2= 2D1* 2D2  2D3 * 2D4 в
положительной логике.
Таблица истинности
Таблица
1D2 1D3 1D4 1D5 1D6
истинности1D1
H
H
H
X
X
X
Y1
L
X
X
X
H
H
любые другие комбинации
2D1 2D2 2D3 2D4
H
H
X
X
X
X
H
H
любые другие комбинации
H
L
H
Y2
L
L
H
F00 – 4 логических элемента 2И-НЕ.
Отечественный аналог – КР1531ЛА3. Микросхема содержит четыре идентичных логических
элемента со стандартными активными выходами, выполняющих Булевы функции
Y= D1 * D2 или Y= D1  D2 в положительной логике.
Таблица истинности
D1
D2
Y
H
H
L
L
H
H
H
L
H
L
L
H
F74 – Два D-триггера синхронных с дополняющими выходами.
Отечественный аналог – КР1531ТМ2.
Микросхема содержит два независимых D-триггера, срабатывающих по
полжительному фронту тактового сигнала.
Низкий уровень напряжения на входах установки или сброса устанавливает выходы триггера
в соответствующее состояние вне зависимости от состояния на других входах ( С и D). При
наличии на входах установки и сброса напряжения высокого уровня для правильной работы
триггера требуется предварительная установка информации по входу данных отностиельно
положительного фронта тактового сигнала, а также соответствующая выдержка информации
после подачи положительного фронта синхросигнала.
Таблица истинности
Входы
С
R
S
L
H
L
H
H
H
H
L
L
H
H
H
X
X
X
L
D
Выходы
Q Q
X
X
X
H
L
X
H
L
H*
H
L
Q0
L
H
H*
L
H
Q0
X – произвольное состояние выхода
H* – неопределенное состояние выхода
Q0, Q0 – предыдущее состояние выхода.
Параметры временной диаграммы работы:

Время подготовки информации – не менее 15 нс;

Время фиксации информации– не менее 0 нс.

Время подготовки неактивного состояния входов сброса и установки – не менее 10 нс.

Длительность сигнала высокого уровня синхросигнала – не менее 14,5 нс;

Длительность сигнала низкого уровня синхросигнала – не менее 14,5 нс.

Длительность сигнала низкого уровня на входах сброса и установки – не менее 15 нс;

Тактовая частота при напряжении питания 5 В – не более 34 Мгц.
Времена подготовки и фиксации оговорены относительно фронта переключения
синхросигнала от низкого к высокому уровню.
Внешние сигналы:
XIOW – Команда записи в порт ввода-вывода. Низкий уровень означает, что устройству
следует принимать данные с шины данных.
RESET - Высокий уровень этого сигнала сбрасывает в исходное состояние
оборудование при включении питания, сбои питания или при нажатии кнопки “сброс”.
IRQ13 - запрос на аппаратное прерывание процессора для выполнения какого-либо
обслуживания.
SYSCLK - Системный синхросигнал.
DMACLK – Запрос на регенерацию отдельных строк микросхемы памяти через
некоторые промежутки времени.
BALE - Выходной сигнал в высоком состоянии указывает, что на шине присутствует
действительный адрес текущего цикла шины.
I/O CH CK - Проверка Канала Ввода/вывода
HLDA – подтверждение захвата и управления системной шиной (сигнал передается
ЦП);
AEN - говорит устройству ввода-вывода о том, что к нему идет обращение в режиме
ПДП.
NMI - сигнал прерывания для МП (не маскируемого).
RESET DRV - Сброс Устройства
PCK – ошибка четности ОЗУ
INTA – шинный цикл
BUSY – устанавливается периферийным устройством, чтобы показать, что оно не
готово к приему данных.
NPCS – сигнал выбора сопроцессора.
PCLK – тактовый сигнал ТТЛ-уровня.
XA0-3 – сигнал с шины адреса.
XD7 – сигнал с шины данных.
ACK – импульс подтверждения приема байта (запрос на прием следующего).
ERROR – ошибка.
-CS287 – внутренний сигнал интерфейсной платы.
CS – сигнал выбора.
RESET 287 - сигнал сброса сопроцессора.
-NPCS – сигнал выбора сопроцессора.
PROCCLK - обработка видео и синхроимпульсов интерфейса памяти.
ENA_IO_CK (Enable_I/O_Check) разрешает анализ ошибки канала ввода/вывода,
формируется элементами периферийного порта B.
CPU HLDA - транзит сигналов HLDA из CPU.
PROCCLK - синхросигнал поступающий на микропроцессор.
SM/-IO –обращение к ЗУ/УВВ.
Рисунок 2 - Принципиальная схема буфера адреса между шинами LA и SA(I),
схема формирования SAO (II)
На рисунке представлена принципиальная схема буфера адреса между шинами LA и SA и
схема формирования младшего разряда адреса SA0. Разряды адреса LА1-LА16 передаются в
SA1-SA16, когда шиной владеет микропроцессор (сигнал CPUHLDA=0). В противном случае
выходы буфера отключены. Разряды А23-А17 передаются в LA23-LA17, когда шина
находится под управлением микропроцессора, подсистемы прямого доступа к памяти DMA
или при регенерации. В режиме МАСТЕР (сигнал -MASTER=0) направление передачи
адреса противоположное, от LA к А. Разряды А19-А17 передаются во всех режимах, кроме
режима MASTER. Разряд адреса SA0 в цикле с конвертированием по сигналу CONVALE
переводится в высокий уровень.
ALS245 – Восьмиканальный двунаправленный формирователь с тремя состояниями на
выходе.
Отечественный аналог – микросхема КР1533АП6 представляет собой восьмиразрядный
двунаправленный приемопередатчик с тремя состояниями на выходе и без инверсии входной
информации, применяется в качестве интерфейсной схемы в системах с магистральной
организацией обмена информации, в системах цифровой автоматики и микропроцессорных
устройствах. Режим работы определяется комбинацией сигналов Для обеспечения работы на
относительно низкоомную или большую емкостную нагрузку выходы микросхемы
умощнены по сравнению со стандартными. Для уменьшения времени переключения
микросхемы в третье состояние и гарантированного запирания выходного транзистора во
всем температурном диапазоне применена специальная цепь управления третьим
состоянием. Применение во входных какскадах микросхемы КР1533АП6, как и во всей
серии КР1533, транзисторов р-n-р типа обеспечивает высокую нагрузочную способность
премопередатчиков.
Таблица истинности
G
DIR
Операция
H
X
3-е состояние (Z)
L
H
AB
L
L
BA
ALS244 – Два четырехканальных формирователя с тремя состояниями на выходе с
инверсным управлением.
Отечественный аналог КР1533АП5. Микросхема КР1533АП5 представляет собой два
четырехразрядных магистральных передатчика без инверсии входной информации и тремя
состояниями на выходе и применяется в микропроцессорных системах, системах обработки
данных с магистральной организацией обмена. Перевод выходов микросхемы в
высокоимпедансное состояние обеспечивается подачей на входы управления напряжения
высокого уровня.
Для обеспечения работы на относительно низкоомную или большую емкостную нагрузку
выходы микросхемы умощнены по сравнению со стандартными. Для гарантированного
запирания выходного транзистора во всем температурном диапазоне применена специальная
цепь управления третьим состоянием. Применение во входных каскадах микросхемы
КР1533ФАП5, как и во всей серии КР1533, транзисторов p-n-p типа обеспечивает высокую
нагрузочную способность приемопередатчиков.
Таблица истинности
Входы
EZ
L
L
L
H
H
X
Выходы
L
H
Z
ALS27 – 3 логических элемента 3ИЛИ-НЕ.
Отечественный аналог – КР1533ЛЕ4. Микросхема содержит три идентичных логических
элемента со стандартными активными выходами, выполняющих Булевы функции
Y= D1  D2  D3 или Y= D1 * D2 * D3 в положительной логике.
Таблица истинности
D1
D2
D3
H
X
X
X
H
X
X
X
H
L
L
L
Y
L
L
L
H
ALS32 – 4 логических элемента 2ИЛИ. Отечественный аналог – КР1533ЛЛ1. Микросхема
содержит четыре идентичных логических элемента со стандартными активными выходами,
выполняющих Булевы функции Y=D1+D2 или Y= D1 * D2 в положительной логике.
Таблица истинности
D1
D2
Y
L
L
L
X
H
H
H
X
H
LS125 – Четыре буферных элемента с тремя состояниями на выходе.
Отечественный аналог КР1533ЛП8. Микросхема представляет собой четыре логических
элемента с повышенной нагрузочной способностью, выполняющих Булеву функцию Y=Х в
положительной логике. Каждый логический элемент имеет отдельный вход управления
третьим состоянием выхода, который переводит соответствующий выход в третье состояние
при подаче на вход EZ напряжения высокого уровня.
Таблица истинности
Входы
Выход
X
Y
EZ
L
L
L
L
H
H
H
L
Z
H
H
Z
F74 – Два D-триггера синхронных с дополняющими выходами.
Отечественный аналог – КР1531ТМ2.
Микросхема содержит два независимых D-триггера, срабатывающих по
положительному фронту тактового сигнала.
Низкий уровень напряжения на входах установки или сброса устанавливает выходы триггера
в соответствующее состояние вне зависимости от состояния на других входах ( С и D). При
наличии на входах установки и сброса напряжения высокого уровня для правильной работы
триггера требуется предварительная установка информации по входу данных относительно
положительного фронта тактового сигнала, а также соответствующая выдержка информации
после подачи положительного фронта синхросигнала.
Таблица истинности
Входы
Выходы
С D Q Q
R
S
L
H
L
H
H
H
H
L
L
H
H
H
X
X
X
L
X
X
X
H
L
X
H
L
H*
H
L
Q0
L
H
H*
L
H
Q0
X – произвольное состояние выхода
H* – неопределенное состояние выхода
Q0, Q0 – предыдущее состояние выхода.
Параметры временной диаграммы работы:

Время подготовки информации – не менее 15 нс;

Время фиксации информации– не менее 0 нс.

Время подготовки неактивного состояния входов сброса и установки – не менее 10 нс.

Длительность сигнала высокого уровня синхросигнала – не менее 14,5 нс;

Длительность сигнала низкого уровня синхросигнала – не менее 14,5 нс.

Длительность сигнала низкого уровня на входах сброса и установки – не менее 15 нс;

Тактовая частота при напряжении питания 5 В – не более 34 Мгц.
Времена подготовки и фиксации оговорены относительно фронта переключения
синхросигнала от низкого к высокому уровню.
ALS573 – Восьмиразрядный буферный регистр.
Отечественный аналог КР1533ИР33.
Данная микросхема спроектирована специально для управления большой емкостной или
относительно низкоомной нагрузкой. Применение выхода с тремя состояниями и
увеличенная нагрузочная способность обеспечивает возможность работы непосредственно
на магистраль в системах с магистральной организацией без дополнительных схем
интерфейса. Все это позволяет использовать КР1533ИР33 в качестве регистра, буферного
регистра, регистра ввода-вывода, магистрального передатчика и др.
Таблица истинности
Входы
EZ
E
D
L
H
H
L
H
L
L
L
X
H
X
X
Выход
Q
H
L
Q0
Z
Параметры временной диаграммы работы:
 Длительность импульса положительной полярности по входу Е – не менее 15 нс;
 Время опережения установки информации по D входам относительно спада
импульса на входе Е – не менее 10 нс.
 Время удержания информации по D входам относительно спада импульса на
входе Е – не менее 7 нс.
Внешние сигналы:
ALE – фиксация адреса
ROMCS – выбор ПЗУ BIOS
BHE – сигнал разрешения передачи старшего байта.
SBHE - Разрешение старшего байта на системной шине.
INTA – шинный цикл
CPU HLDA - транзит сигналов HLDA из CPU.
ACK – импульс подтверждения приема байта (запрос на прием следующего).
А0-А23 – адресные линии;
M/-IO –обращение к ЗУ/УВВ.
MASTER – меняет направление передачи адреса.
CONVALE – конвертация разряда адреса SA0
SA0 – SA19 – адресные линии системной шины ISA. Адресные сигналы этого типа
поступают на шину с регистров адреса, в которых адрес «защелкивается». Сигналы
SA<19…0> позволяют осуществлять доступ к памяти только в младшем мегабайте адресного
простраства.
LA17 – LA23 – адресные линии системной шины ISA. Сигналы этого типа поступают
на шину без «защелкивания» в в регистрах.
-LCS ROM – чтение из ROM-BIOS.
CONVA0 – конвертация разряда адреса A0.
Шаблоны: