Лабораторная работа № 6 четности, схема управления длительностью цикла шины
реклама
Лабораторная работа № 6 Генератор синхросигналов OSC, схема контроля оперативной памяти по четности, схема управления длительностью цикла шины и конвертированием данных. Цель работы: Изучить принципиальную схему и функции сигналов схемы генератора синхросигналов OSC, схемы контроля оперативной памяти по четности, схемы управления длительностью цикла шины и конвертированием данных. Порядок выполнения работы 1) Изучить рисунки 1 и 2 ( Рисунок 1 - Принципиальная схема генератора синхросигналов OSC и таймера и контроля оперативной памяти по четности; Рисунок 2 – Cхема управления длительностью цикла шины и конвертированием данных). 2) Определить функциональное назначение основных сигналов генератора синхросигналов OSC, схемы контроля оперативной памяти по четности, схемы управления длительностью цикла шины и конвертированием данных. 3) Используя шаблоны, построить принципиальную схему генератора синхросигналов OSC и таймера, контроля оперативной памяти по четности, управления длительностью цикла шины и конвертированием данных. 4) Оформить отчет. Основные сведения о генераторе синхросигналов OSC, схеме контроля оперативной памяти по четности, схеме управления длительностью цикла шины и конвертированием данных На рисунке 1 представлен синхронизатор 82284 и схема контроля по четности информации в оперативной памяти. Синхронизатор, во-первых, выдает на системную шину стандартизованный по частоте, моделенезависимый синхросигнал OSC и во-вторых, с его помощью получают синхросигнал частотой 1,19 МГц, который поступает на таймер. При записи схема контроля по четности формирует контрольные разряды (MDPINO и MDPIN1), которые поступают на микросхемы памяти и сохраняются вместе с записываемыми данными. При чтении данные и контрольные разряды проверяются по четности, а возникшая ошибка по заднему фронту команды –XMEMR будет зафиксирована на триггере. Через порт 61 имеется возможность заблокировать появление ошибки или сбросить триггер ошибки после ее появления. В этом случае сигнал +ENBRAMPCK отсутствует. Это делается на начальном этапе после включения питания или при тестировании памяти. На рисунке 2 представлена принципиальная схема ожидания и схема управления конвертированием. По началу цикла шины схема ожидания делает высоким сигнал –ARDY, это происходит по сигналу ALTALE. Сигнал –ARDY не позволяет синхронизатору 82284 выдать сигнал готовности на микропроцессор. По началу -ARDY цепочка триггеров выдает сигналы Q1 и Q4. Когда цикл стандартной длительности заканчивается, становится активным сигнал –ENDCYC. Если при этом сигнал IOCHRDY оставался высоким, цикл будет завершен. Если нет, сигнал –ARDY будет оставаться высоким, пока будет низким IOCHRDY. Если имеет место условие конвертирования, активизируется сигнал –ARDYEN, который поступает на синхронизатор и не позволяет закончить цикл микропроцессору даже при низком сигнале –ARDY. По заднему фронту импульса Q1 запускается цепочка триггеров, которая формирует временную диаграмму сигналов –CNTLOFF, CONVALE и CONVA0. Содержание отчета 1) Цель работы 2) Принципиальная схема генератора синхросигналов OSC, контроля оперативной памяти по четности, управления длительностью цикла шины и конвертированием данных. 3) Назначение основных сигналов генератора синхросигналов OSC и таймера, схемы контроля оперативной памяти по четности, схемы управления длительностью цикла шины и конвертированием данных Тестовые вопросы 1) Подключение к системной шине сигнал а) OSC b) AS с) PPI d) VCC 2) Вход подключения тактового генератора а) BUSY b) CLK с) PPI d) CS 3) Сигнал NPCS а)дешифратор строк b)немаскируемое прерывание с) подтверждение на захват прерывания d) выбор сопроцессора 4) Элемент LS112 а) DC-триггер b) RS-триггер с) JK-триггер d) D-триггер 5) На рисунке 2 элемент F74 это а) DC-триггер b) RS-триггер с) JK-триггер d) D-триггер 6) Элемент В01 на рисунке 1 это а) резистор b) кварцевый резонатор с) конденсатор d) триггер 7) Нуль тактового ожидания а) OWS b) AS с) DS d) VCC 8) Сигнал SYSCLK а) системный синхросигнал d) выбор цикла памяти b) разрешение записи с) прерывание Рисунок 1 - Принципиальная схема генератора синхросигналов OSC и таймера (I) и контроля оперативной памяти по четности (II) Рисунок 2 – Cхема управления длительностью цикла шины (I) и конвертированием данных (II) Шаблоны:
