ФЕДЕРАЛЬНОЕ ГОСУДАРСТВЕННОЕ БЮДЖЕТНОЕ
ОБРАЗОВАТЕЛЬНОЕ УЧРЕЖДЕНИЕ ВЫСШЕГО ОБРАЗОВАНИЯ
«ПРИОКСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ»
УЧЕБНО-НАУЧНО-ИССЛЕДОВАТЕЛЬСКИЙ ИНСТИТУТ
ИНФОРМАЦИОННЫХ ТЕХНОЛОГИЙ
Кафедра «Электроника, вычислительная техника
и информационная безопасность»
И.И. Невров, А.А. Рабочий, В.М. Донцов
СБОРНИК ДЕМОНСТРАЦИОННЫХ МАТЕРИАЛОВ
ПРИНЦИПЫ ПОСТРОЕНИЯ И ФУНКЦИОНИРОВАНИЯ ЭЦУ
Дисциплина – «Схемо- и системотехника электронных
средств»
Специальность – 211000.62 «Конструирование и технология
электронных средств»
Допущено ПГУ для использования в учебном процессе
в качестве сборника для высшего образования
Орел 2015
Авторы:
Рецензент:
канд. техн. наук, доц. каф. ЭВТИБ
И.И. Невров
канд. техн. наук, доц. каф. ЭВТИБ
А.А. Рабочий
канд. техн. наук, доц. каф. ЭВТИБ
В.М. Донцов
канд. техн. наук, доц. каф. ЭВТИБ О.А. Воронина
В настоящем «Сборнике демонстрационных материалов» приведены
слайды, предназначенные для исследования схемной реализации и особенностей функционирования цифровых электронных устройств средней сложности. Совокупность слайдов разделена на тематические группы в соответствии с темами занятий, предусмотренных в рабочей программе по дисциплине «Схемотехника ЭС». Может быть использовано для демонстрации графического материала при чтении лекций, при выполнении лабораторных работ
и при проведении практических занятий для студентов специальностей «Проектирование и технология радиоэлектронных средств» (210201) и «Проектирование и технология электронно-вычислительных средств» (210202), по
дисциплине учебного плана «Схемотехника электронных средств».
Редактор Е.В. Косчинская
Технический редактор П.Н. Рязанцев
Федеральное государственное бюджетное образовательное
учреждение высшего образования
«Приокский государственный университет»
Подписано к печати 04.09.2015 г. Формат 60×90 1/16.
Усл. печ. л. 6,2. Тираж 10 экз.
Заказ №________
Отпечатано с готового оригинал-макета
на полиграфической базе ПГУ,
302030, г. Орел, ул. Московская, 65.
© ПГУ, 2015
2
Содержание
ВВЕДЕНИЕ..........................…………………………………………….8
Тема 1. Цифровые сигналы и основы алгебры логики.…………11
Рис.1.1. Классификация цифровых сигналов…………………..........11
Рис.1.2. Способы представления цифровых сигналов...……...........11
Рис.1.3. Характеристика импульсных сигналов……………………12
Рис.1.4. Уровни сигналов при различных типах логик…………….12
Рис.1.5. Базисные логические функции И, ИЛИ, НЕ……...……….13
Рис.1.6. Логические элементы И-НЕ и ИЛИ-НЕ..................................13
Рис.1.7. Реализация базисных логических функций И, ИЛИ, НЕ на
ЛЭ И-НЕ и ИЛИ-НЕ.................................................................................14
Рис.1.8. Переместительный закон алгебры логики..…….…..….......14
Рис.1.9. Сочетательный закон алгебры логики…...…….…..…...…15
Рис.1.10. Распределительный закон алгебры логики.…...…….…..15
Рис.1.11. Закон поглощения.…………………………………………16
Рис.1.12. Закон склеивания..…………………………………………16
Рис.1.13. Закон отрицания (правило де Моргана).…………………17
Рис.1.14. Основные тождества алгебры логики…………….………17
Рис.1.15. Пример минимизации ФАЛ аналитическим методом
(применением правила склеивания)…………………………………..18
Рис.1.16. Графическое представление логических функций 3-х переменных в виде диаграммы Эйлера………………………..…………19
Рис.1.17. Карта Карно функции четырёх переменных……………...19
Рис.1.18. Пример применения Карты Карно для минимизации ФАЛ
четырёх переменных……………………………………………………20
Тема 2. Схемотехника логических элементов………...................22
Рис.2.1. Иерархическая структура функциональных элементов и
устройств цифровой электроники………………………….…………22
Рис.2.2. Схема базисных ЛЭ ИЛИ и И в ДРЛ..…………………….23
Рис.2.3. Схема базисного ЛЭ НЕ на БПТ и ПТ…………………….23
Рис.2.4. Схема ЛЭ НЕ на МДП и КМОП транзисторах…………...24
Рис.2.5. Схема и УГО базисного ТТЛ-элемента 3И-НЕ……...........24
Рис.2.6. Схема базисного ТТЛШ-элемента 3И-НЕ серии 555…….25
Рис.2.7. Фрагменты схем БЛЭ ЭСЛ………………………………...25
Рис.2.8. Схема базисного ЛЭ ЭСЛ 3ИЛИ/3ИЛИ-НЕ серии 500….26
Рис.2.9. Схема БЛЭ 3И-НЕ и 3ИЛИ-НЕ на МДП-транзиторах.......26
Рис.2.10. Схема БЛЭ 3ИЛИ-НЕ на КМОП-транзисторах…………27
Рис.2.11.Таблица основных параметров БЛЭ для типовых логик..27
3
Тема 3. Схемотехника комбинационных цифровых устройств..28
Рис.3.1.Таблица истинности шифратора клавиатуры и соответствующие ей логические функции…………………………….…………28
Рис.3.2. Логическая схема и УГО шифратора клавиатуры………...29
Рис.3.3. Таблица истинности, ФАЛ и УГО дешифратора 4→10.….30
Рис.3.4. Логическая схема дешифратора НДК 4→10………..…...…31
Рис.3.5. Схема двухступенчатого матричного дешифратора….……32
Рис.3.6. Схема двухступенчатого пирамидального дешифратора...33
Рис.3.7. Кодирование десятичных цифр в коде ССИ………………34
Рис.3.8. Синтез схемы управления 3-м сегментом ЦБИ…………...35
Рис.3.9. Одноразрядный 4-х канальный мультиплексор.…………..36
Рис.3.10. Одноразрядный 16-ти канальный мультиплексор.………37
Рис.3.11. 4-х разрядный одноканальный мультиплексор…..………38
Рис.3.12. Одноразрядный 4-х канальный демультиплексор.………39
Рис.3.13. Одноразрядный 16-ти канальный демультиплексор.……40
Рис.3.14. Варианты построения схем мультиплексора и демультиплексора на дешифраторе…………………………………………….…..41
Рис.3.15. Одноразрядный цифровой коммутатор 4→4…………….41
Рис.3.16. Одноразрядный цифровой компаратор…………………..42
Рис.3.17. Граф алгоритма работы и УГО компаратора…………….43
Рис.3.18. Логическая схема 4-х разрядного компаратора………….43
Рис.3.19. Логическая схема и УГО сумматора по mod2...................44
Рис.3.20. Логическая схема и УГО полусумматора ………….........44
Рис.3.21. Одноразрядный сумматор…………………………………45
Рис.3.22. Схема и УГО 4-х разрядного сумматора…………………46
Рис.3.23. Схема последовательного многоразрядного сумматора...47
Рис.3.24. Схема сумматора двоично-десятичных чисел…………...47
Тема 4. Схемотехника триггерных систем.…..………………….48
Рис.4.1. Классификация триггеров…………………………………..48
Рис.4.2. Таблицы функционирования, карты Карно и ФАЛ для синтеза RS–триггеров…………………………………...………………….49
Рис.4.3. Логические схемы и УГО асинхронных RS–триггеров….50
Рис.4.4. Логическая схема и УГО синхронного RS– триггера……50
Рис.4.5. Логическая схема и УГО двухтактного RS–триггера…….51
Рис.4.6. Логическая схема и УГО синхронного динамического
RS–триггера с переключением по спаду импульса С………………. 51
Рис.4.7. Логическая схема и УГО синхронного динамического
RS–триггера с переключением по фронту импульса С……………...52
4
Рис.4.8. Логическая схема и УГО синхронного RS–триггера с входами асинхронной установки…..…........................................................52
Рис.4.9. Таблица функционирования и ФАЛ D–триггера.………...53
Рис.4.10. Логическая схема и УГО D – триггера на RS–триггере с
инверсными входами…………………………………………………...53
Рис.4.11. Логическая схема и УГО D – триггера на RS–триггере с
прямыми входами………………………………...…………...………...53
Рис.4.12. Логическая схема и УГО двухтактного D – триггера.......54
Рис.4.13. Таблица функционирования и ФАЛ JK–триггера………54
Рис.4.14. Варианты схем и УГО JK–триггера……………………...55
Рис.4.15. Таблица функционирования, ФАЛ и УГО асинхронного
Т–триггера………………………………………………………………...56
Рис.4.16. Таблица функционирования, ФАЛ и УГО синхронного
Т–триггера.………………………………………………………..……....56
Рис.4.17. Логические схемы Т– триггера…………………………...57
Рис.4.18. Обобщённая таблица переходов (переключений) для различных типов триггеров………………………………………..………57
Рис.4.19. Синтез JK–триггера на D – триггере……………………...58
Тема 5. Схемотехника регистров, счётчиков и цифровых
автоматов.………….………………………………………………....59
Рис.5.1. Схема типового 4-х разрядного регистра памяти…………59
Рис.5.2. Таблица и диаграмма состояний регистров сдвига……….60
Рис.5.3. Схемы регистров сдвига………………………………….…61
Рис.5.4. Таблица функционирования и логическая схема кольцевого
регистра Джонсона……………………………………………………..62
Рис.5.5. Схема кольцевого регистра – генератора чисел…………...63
Рис.5.6. УГО регистров памяти К155ИР15 и реверсивного регистра
сдвига К155ИР13……………………………………………………...63
Рис.5.7. Логические схемы и временные диаграммы счётчиков….64
Рис.5.8. Граф функционирования суммирующего счётчика………64
Рис.5.9. Схема и УГО реверсивного двоичного счётчика…………65
Рис.5.10. Схема суммирующего двоичного счётчика со сквозным
переносом……………………………………………………………….65
Рис.5.11. Схема суммирующего двоичного счётчика с параллельным переносом……………………………………………….…………..65
Рис.5.12. Схема счётчика делителя частоты с М = 10 с исключением
первых лишних состояний…………………………………………….66
Рис.5.13. Схема счётчика делителя частоты с М = 10 с исключением
последних лишних состояний……….…………………………………66
5
Рис.5.14. Структурная схема и определение ЦА…………………...67
Рис.5.15. Пример задания типового ЦА Мили таблицами переходов
и выхода и графом функционирования……………………………….68
Рис.5.16. Таблицы для синтеза схемы типового ЦА……………….69
Рис.5.17. Определение минимизированных ЛФ для синтеза схем
комбинационных устройств типового ЦА……………………………70
Рис.5.18. Логическая схема синтезируемого типового ЦА………...71
Рис.5.19. Описание функционирования светофора как ЦА………..71
Рис.5.20. Граф функционирования светофора как ЦА……………..72
Рис.5.21. Структурная схема ЦА включения ламп светофора…….72
Рис.5.22. Таблицы для синтеза ЦА управления светофором.……...73
Рис.5.23. Определение ФАЛ для ЦА управления светофором……74
Рис.5.24. Логическая схема ЦА управления светофором………….75
Тема 6. Схемотехника устройств аналого-цифрового и цифроаналогового преобразoвания сигналов..........................................76
Рис.6.1. АЦП “угoл поворота → НДК” с механическим преобразованием.…………………………………………...................................76
Рис.6.2. АЦП “угoл поворота → НДК” с оптическим преобразованием.…………………………………………………………………...77
Рис.6.3. АЦП “угoл поворота → НДК” накапливающего типа.…...77
Рис.6.4. АЦП “угoл поворота → НДК” циклического типа….........78
Рис.6.5. АЦП “временной интервал → НДК”……………………....78
Рис.6.6. Принцип аналого-цифрового преобразования сигналов......79
Рис.6.7. АЦП “напряжениe → НДК” параллельного типа………..79
Рис.6.8. АЦП “напряжениe → НДК” циклического типа…..……..80
Рис.6.9. АЦП “напряжениe → НДК” следящего типа……………...81
Рис.6.10. Схема АЦП “напряжениe → НДК” поразрядного взвешивания…………………………………………………………………...82
Рис.6.11. Схема выборки и хранения аналогового сигнала.……….82
Рис.6.12. АЦП “напряжениe → НДК” двойного интегрирования....83
Рис.6.13. Схема ЦАП “НДК → напряжение” с суммированием
эталонных токов…………………………………………………..…..84
Рис.6.14. Схема ЦАП “НДК → напряжение” на резистивной матрице R – 2R …………………………………………………………….84
Рис.6.15. Схема ЦАП “НДК → напряжение” для последовательного
кода……………………………………………………………………85
Рис.6.16. Схемы ЦАП “НДК → время”.……………………………86
Рис.6.17. Схемы ЦАП “НДК → угол поворота" для ШД.…………87
6
Рис.6.18. Схемы ЦАП “НДК → угол поворота" для двигателя постоянного тока с ОС…………………………………………………87
Тема 7. Схемотехника полупроводниковых запоминающих устройств…………………………..………………………………..……..88
Рис. 7.1. Классификация запоминающих устройств……………...…88
Рис. 7.2. ЗЭ ОЗУ статического типа на БПТ……………………..…...89
Рис. 7.3. ЗЭ ОЗУ статического типа на МДП транзисторах………...89
Рис. 7.4. ЗЭ ОЗУ динамического типа……………………………...…..90
Рис. 7.5. УГО ОЗУ статического и динамического типа……………90
Рис. 7.6. Структура и УГО ЗУ со словарной адресацией (2D)…….91
Рис. 7.7. Структура и УГО ЗУ с поразрядной адресацией (3D)……92
Рис. 7.8. Структура ЗУ с адресацией типа 2DМ…………………...…93
Рис. 7.9. Типы элементов памяти масочного ПЗУ………………….94
Рис. 7.10. Типы элементов памяти программируемого ПЗУ . …….94
Рис. 7.11. Тип ЗЭ РПЗУ УФ и УГО ИМС К573РФ6………………..95
Рис. 7.12. Структура и таблица истинности ПЗУ с С = 4х8………..95
Рис. 7.13. Пример реализации схемы комбинационного устройства
на ПЗУ и ПЛМ………………………………………………………...96
Рис. 7.14. Пример организации ЗУ с наращиванием разрядности...97
Рис. 7.15. Пример организации ЗУ с наращиванием ёмкости……...97
ЛИТЕРАТУРА…...…………..……………………………………….98
7
ВВЕДЕНИЕ
Повышение эффективности современного производства возможно только на основе его всесторонней интенсификации за счёт
технического перевооружения и всемерного внедрения комплексной механизации и автоматизации производственных процессов.
Решение этих задач немыслимо без ускоренного развития электроники, без внедрения электронно-вычислительной техники. При
этом важной задачей является качественное обучение современных
специалистов электронщиков с ориентацией их на стадии первоначального обучения на приобретение глубоких знаний из области
электронных дисциплин.
С этой целью, в учебном плане подготовки специалистов электронщиков (бакалавров, инженеров и магистров), в дисциплине
«Схемотехника ЭС» предусмотрено изучение основ построения и
функционирования электронных цифровых устройств. В результате
изучения этой дисциплины обучающиеся должны:
– знать методики расчета и построения основных электронных
узлов;
– уметь анализировать схемы электронных устройств и преобразователей информации;
– владеть навыками и методами использования современной
элементной базы при синтезе электрических схем электронных
устройств различного назначения.
Качественная подготовка электронщиков-схемотехников в современных условиях требует интенсификации процесса обучения, в
частности, за счёт внедрения в учебный процесс современных технических средств обучения (ТСО). Одним из направлений интенсификации учебного процесса является применение в качестве ТСО
проекционно-компьютерных комплексов с демонстрацией на экране слайдов (рисунков, схем и др.), отражающих основы построения
и функционирования элементов, узлов и устройств цифровой электроники.
Основными факторами, определяющими эффективность применения в учебном процессе в качестве ТСО проекционнокомпьютерных комплексов, являются:
– сложность изучаемых современных электронных и информационных средств и процессов;
8
– сокращение в учебных планах по техническим дисциплинам
времени, отводимого для аудиторных занятий с увеличением времени на самостоятельное изучение;
– технические и программные возможности современных компьютерных и проекционных средств по созданию и отображению
информационных моделей;
– возможность и эффективность применения зкраннокомпьютерной технологии для всех видов занятий учебного процесса: лекционных, лабораторных, практических, для рубежного и
итогового контроля, для консультаций и самостоятельного изучения;
– уровень информационного образования и наличие у большинства студентов индивидуальных информационных средств (ноутбуков, флэш-памяти, цифровых фотоаппаратов и др.) позволяют
интенсифицировать процесс передачи им учебной информации;
традиционное конспектирование при этом становится малоэффективным;
– возможность и простота копирования информационных моделей позволяет создавать информационные файлы (электронные
библиотеки) в компьютерных сетях на кафедре, в ВУЗе, в Интернете и др., что делает их доступными для студентов; это особенно актуально при вечерней и дистанционной формах обучения;
– исключение рутинного процесса применения «мела и доски»
позволяет уделить больше внимания на творческое общение преподавателя и студентов в процессе аудиторных занятий.
В настоящем методическом пособии приведены слайды (рисунки, схемы), предназначенные для изучения схемотехники и
особенностей функционирования цифровых электронных устройств средней сложности. Совокупность слайдов разделена на
тематические группы в соответствии с темами лекционных занятий,
предусмотренных в рабочей программе по дисциплине «Схемотехника ЭС».
При разработке графического материала использовалась программа Power Paint в среде Windows, позволяющая создавать наглядные информационные модели электронных схем и устройств с
формированием элементов моделей разработчиком в выбранном им
масштабе и представлении. При этом эффективным является выделение цветом отдельных фрагментов моделей. Это позволяет строить модели изучаемых схем и процессов с большей наглядностью.
9
Для большинства презентаций данного пособия использовались рисунки из учебного пособия по «Системотехнике ЭС» [7]. Но
в названии рисунков приведены ссылки и на другие литературные
источники, из приведенного в конце пособия перечня литературы.
Это позволит наряду с использованием графического материала
воспользоваться теоретическими сведениями из указанных источников для углублённого изучения разделов цифровой электроники.
Методическое пособие предназначено для демонстрации графических материалов при чтении лекций, при выполнении лабораторных работ, при проведении практических занятий, при контроле
знаний и проведении консультаций для студентов специальностей
«Проектирование и технология радиоэлектронных средств»
(210201) и «Проектирование и технология электронновычислительных средств» (210202), по дисциплине учебного плана
«Схемотехника электронных средств». Пособие может эффективно
использоваться студентами других смежных специальностей, специализаций и форм обучения при изучении основ цифровой электроники.
10
Тема 1. Цифровые сигналы и основы алгебры логики.
Рис.1.1. Классификация цифровых сигналов [1,7].
Рис.1.2. Способы представления цифровых сигналов [2,7]:
а) в потенциальном параллельном формате;
б) в потенциальном последовательном формате;
в) в импульсном формате.
11
Рис.1.3. Характеристика импульсных сигналов [1,7]:
а) виды импульсных сигналов; б) параметры импульса.
Рис.1.4. Уровни сигналов при различных типах логик [2,7].
12
Рис.1.5. Базисные логические функции И, ИЛИ, НЕ [1,6].
Рис.1.6. Логические элементы И – НЕ и ИЛИ – НЕ [1,2,4].
13
Рис.1.6. Реализация базисных логических функций И, ИЛИ, НЕ
на ЛЭ И – НЕ и ИЛИ – НЕ [1,2.4].
Рис.1.7. Переместительный закон алгебры логики [1,2,4].
14
Рис.1.8. Сочетательный закон алгебры логики [1,2,4].
Рис.1.9. Распределительный закон алгебры логики [1,2,4].
15
Рис.1.10. Закон поглощения.
Рис.1.11. Закон склеивания [1,2,4].
16
Рис.1.12. Закон отрицания (правило де Моргана) [1,2,4].
Рис.1.13. Основные тождества алгебры логики [1,2,4].
17
Рис.1.14. Пример минимизации ФАЛ аналитическим методом
(применением правила склеивания) [1,2,4].
18
Рис.1.15. Графическое представление логических функций
3-х переменных в виде диаграммы Эйлера [1,2,3,6].
Рис.1.16. Карта Карно функции четырех переменных [1,2,3,6].
19
Рис.1.17. Пример применения карты Карно для
минимизации ФАЛ четырёх переменных [1,2,3,6].
20
Рис. 1.18. Пример минимизации методом карты Карно не
полностью заданной ФАЛ [1,2,3,6]:
а) – таблица истинности; б), в) – варианты минимизации заданной ФАЛ.
21
Тема 2. Схемотехника логических элементов.
Рис.2.1. Иерархическая структура функциональных
элементов и устройств цифровой электроники [1,2,4,7].
22
Рис.2.2. Схемы базисных ЛЭ ИЛИ и И в ДРЛ.
Рис.2.3. Схема базисного ЛЭ НЕ на БПТ и ПТ [1,2,4,7].
23
Рис.2.4. Схема ЛЭ НЕ на МДП и КМОП транзисторах [1,2,4,7].
Рис.2.5. Схема и УГО базисного ТТЛ-элемента 3И-НЕ [1,2,4,7].
24
Рис.2.6. Схема базисного ТТЛШ-элемента 3И-НЕ серии 555 [1,2].
Рис.2.7. Фрагменты схем ЛЭ ЭСЛ [1,2,4,7]:
а) токового ключа; б) объединения выходов.
25
Рис.2.8. Схема базисного ЛЭ ЭСЛ 3ИЛИ / 3ИЛИ-НЕ серии 500 [11].
Рис.2.9. Схема БЛЭ 3И-НЕ и 3ИЛИ-НЕ на МДП-транзисторах [1].
26
Рис.2.10. Схема БЛЭ 3ИЛИ-НЕ на КМОП-транзисторах [1,9].
Параметр
Тип логики
ТТЛ ТТЛШ ЭСЛ КМОП
Напряжение питания Е П , В
5
5
-5,2 3…15
Напряжение лог.1 U 1 ,В
2,4
2,7
-0,9 ≈ Е П
Напряжение лог.0 U 0 ,В
0,4
0,5
-1,6
≈0
Быстродействие t З , нс
20
5
2,9
50
Помехоустойчивость U пмх , В ≥0,4
≥0,5
0,2 ≥0,3Е П
Потребляемая мощность
22
19
35
0,1
Р СР , мВт
Коэффициент разветвления 10
10
15
50
по выходу, К РАЗ
Коэффициент объединения
8
4
9
2…5
по входу, К ОБ
Рис.2.11. Таблица основных параметров БЛЭ для типов логик [1,2].
27
Тема 3 . Схемотехника комбинационных цифровых
устройств.
Номер нажатой клавиши:
от 0 (х 0 ) до 9 (х 9 )
х
9
0
0
0
0
0
0
0
0
0
1
НДК номера:
Y(y 3 y 2 y 1 y 0)
х х х х х х х х х y
0 0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 0 1 0 0
0 0 0 0 0 0 1 0 0 0
0 0 0 0 0 1 0 0 0 0
0 0 0 0 1 0 0 0 0 0
0 0 0 1 0 0 0 0 0 0
0 0 1 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 1
0 0 0 0 0 0 0 0 0 1
8
7
6
5
4
3
2
1
0
3
y
0
0
0
0
1
1
1
1
0
0
2
y
0
0
1
1
0
0
1
1
0
0
1
а)
y=х+х+х+х+х ,
y=х +х+х+х ,
y=х +х+х+х,
y =х+х .
0
1
3
5
7
1
2
3
6
7
2
4
5
3
8
9
6
9
7
б)
Рис. 3.1. Таблица истинности шифратора клавиатуры (а)
и соответствующие ей логические функции (б) [2,6,7].
28
y
0
1
0
1
0
1
0
1
0
1
0
а)
б)
Рис. 3.2. Логическая схема (а) и УГО (б) шифратора [2,6,7].
29
НДК цифры:
Выбранная десятичная цифра
х(х х х х )
3
х
0
0
0
0
0
0
0
0
1
1
3
х
0
0
0
0
1
1
1
1
0
0
2
2
1
х
0
0
1
1
0
0
1
1
0
0
от 0 (y 0 ) до 9 (y 9 )
0
х
0
1
0
1
0
1
0
1
0
1
1
0
y:
y
9
0
0
0
0
0
0
0
0
0
1
y y y y y y y y y
0 0 0 0 0 0 0 0 1
0 0 0 0 0 0 0 1 0
0 0 0 0 0 0 1 0 0
0 0 0 0 0 1 0 0 0
0 0 0 0 1 0 0 0 0
0 0 0 1 0 0 0 0 0
0 0 1 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0
8
7
6
5
4
3
а)
б)
в)
Рис. 3.3. Таблица истинности (а), ФАЛ (б) и УГО (в)
дешифратора 4
→10 [2,6,7].
30
2
1
0
Рис. 3.4. Логическая схема дешифратора НДК 4
31
→10 [2,6,7].
Рис. 3.5. Схема двухступенчатого матричного
дешифратора [2,6,7]. .
32
Рис. 3.6. Схема двухступенчатого пирамидального
дешифратора [2,6,7].
33
а)
Десятичная
НДК цифры
Значения управляющих
цифра
сигналов (ССК цифры)
Х3
Х2
Х1
Х0
У6
У5
У4
У3
У2
У1
У0
0
0
0
0
0
0
1
1
1
1
1
1
1
0
0
0
1
0
0
0
0
1
1
0
2
0
0
1
0
1
0
1
1
0
1
1
3
0
0
1
1
1
0
0
1
1
1
1
4
0
1
0
0
1
1
0
0
1
1
0
5
0
1
0
1
1
1
0
1
1
0
1
6
0
1
1
0
1
1
1
1
1
0
1
7
0
1
1
1
0
0
0
1
1
1
1
8
1
0
0
0
1
1
1
1
1
1
1
9
1
0
0
1
1
1
0
1
1
1
1
б)
Рис. 3.7. Кодирование десятичных цифр в коде ССИ [2,6,7,15]:
а) графика цифр на семисегментном индикаторе;
б) таблица кодирования.
34
Рис.3.8. Синтез схемы управления 3-м сегментом ЦБИ [2,6,7].
35
Стробирующий сигнал С
Адресный вход А
Адресный вход А
Сигнал на выходе Q
а)
0
1
0 1 1 1 1
* 0 1 0 1
* 0 0 1 1
0 D D D D
0
1
2
3
б)
в)
г)
Рис. 3.9. Одноразрядный 4-х канальный мультиплексор [2,6,7]:
а) таблица функционирования; б) ФАЛ;
в) логическая схема (в); г) УГО.
36
Рис. 3.10. Одноразрядный 16-ти канальный мультиплексор [2,6,7].
37
Рис. 3.11. 4-х разрядный одноканальный мультиплексор [2,6,7].
38
Стробирующий сигнал С
Адресный вход А
Адресный вход А
Коммутируемый выход Q
0
1
0
*
*
*
1
0
0
Q
0
1
1
0
Q
1
1
0
1
Q
2
1
1
1
Q
3
а)
б)
в)
г)
Рис. 3.12. Одноразрядный 4-х канальный демультиплексор [2,6,7]:
а) таблица функционирования; б) ФАЛ;
в) логическая схема (в); г) УГО
39
Рис. 3.13. Одноразрядный 16-ти канальный демультиплексор [2,6,7].
40
а)
б)
Рис. 3.14. Варианты построения схем мультиплексора (а)
и демультиплексора (б) на дешифраторе [2,6,7].
Рис. 3.15. Одноразрядный цифровой коммутатор 4 → 4 [2,6,7].
41
Значения разрядов Соотношение разрядов
А
В
А<В А=В А>В
0
0
0
1
0
0
1
1
0
0
1
0
0
0
1
1
1
0
1
0
Рис. 3.16. Одноразрядный цифровой компаратор [2,6,7]:
а) таблица истинности;
б) логическая схема.
42
Рис. 3.17. Граф алгоритма работы (а) и УГО (б) компаратора [2, 7].
Рис. 3.18. Логическая схема 4-х разрядного компаратора [2, 7].
43
Рис. 3.19. Логическая cхема и УГО сумматора по mod2 [2, 7].
Рис. 3.20. Логические схемы и УГО полусумматора [2, 7].
44
Перенос из младшего разряда С 0 0 0 0 1 1 1 1
Первое слагаемое А
0 0 1 1 0 0 1 1
Второе слагаемое В
0 1 0 1 0 1 0 1
Сумма в данном разряде S
0 1 1 0 1 0 0 1
Перенос в старший разряд Р
0 0 0 1 0 1 1 1
а)
б)
в)
г)
Рис. 3.21. Одноразрядный сумматор [2,6,7]:
а) таблица функционирования;
б), в) логические схемы;
г) условно-графическое обозначение.
45
Рис. 3.22. Схема и УГО 4-х разрядного сумматора [2,6,7].
46
Рис. 3.23. Схема последовательного многоразрядного
сумматора [2,6,7].
Рис. 3.24. Схема сумматора двоично-десятичных чисел.
47
Тема 4. Схемотехника триггерных систем.
Рис. 4.1. Классификация триггеров [1,2,3,7].
48
а)
б)
Рис. 4.2. Таблица функционирования, карты Карно
и ФАЛ для синтеза RS – триггеров [1,2,3,7]:
а) для RS – триггеров с прямыми входами ( на ЛЭ ИЛИ – НЕ);
б) для RS – триггеров с инверсными входами ( на ЛЭ И – НЕ).
49
а)
б)
Рис. 4.3.Логические схемы и УГО асинхронных RS-триггеровm [1,7]:
а) с прямыми входами;
б) с инверсными входами.
Рис. 4.4. Логическая схема и УГО синхронного RS-триггера[1,2,3,7].
50
Рис. 4.5. Логическая схема и УГО двухтактного RS-триггера[1,2,3,7].
Рис. 4.6. Логическая схема и УГО синхронного динамического
RS-триггера с переключением по спаду импульса С [1,2,3,7].
51
Рис. 4.7. Логическая схема и УГО синхронного динамического
RS-триггера с переключением по фронту импульса С[1,2,3,7].
Рис. 4.8. Логическая схема и УГО синхронного RS-триггера
с входами асинхронной установки [1,2,3,7].
52
Информационный вход D 0 1 0 1 0 1 0 1
Вход синхронизации С
0 0 1 1 0 0 1 1
Исходное состояние Q 0
0 0 0 0 1 1 1 1
Новое состояние Q
0 0 0 1 1 1 0 1
Рис. 4.9. Таблица функционирования и ФАЛ D-триггера [1,2,3,7].
Рис. 4.10. Логическая схема (а) и УГО(б) D-триггера
на RS-триггере с инверсными входами [1,2,3,7].
Рис. 4.11. Логическая схема D-триггера на RS-триггере
с прямыми входами [1,2,3,7].
53
Рис.4.12. Логическая схема и УГО двухтактного D-триггера [1,2,7].
а)
б)
Рис. 4.13. Таблица функционирования и ФАЛ JK-триггера [1,2,3,7]:
а) для асинхронного JK-триггера;
б) для синхронизируемого JK-триггера.
54
а)
б)
в)
Рис. 4.14. Варианты схем а), б) и УГО в) JK триггера [1,2,3,7].
55
Рис.4.15. Таблица функционирования, ФАЛ и УГО
асинхронного Т-триггера [1,2,3,7].
Рис. 4.16. Таблица функционирования и УГО
синхронного Т-триггера [1,2,3,7].
56
а)
б)
Рис. 4.17. Логические схемы Т-триггера [1,2,3,7]:
а) двухтактного асинхронного на RS-триггерах;
б) синхронного на D-триггере.
Рис. 4.18. Обобщённая таблица переходов (переключений)
для различных типов триггеров [1,2,3,7].
57
а)
б)
в)
Рис. 4.19. Синтез JK-триггера на D-триггере [1,2,3,7]:
а) комбинированная таблица JK − D триггера;
б) карта Карно и ФАЛ для JK–D триггерной системы;
в) логическая схема JK–D триггерной системы.
58
Тема 5 . Схемотехника регистров, счётчиков
и цифровых автоматов.
Рис. 5.1. Схема типового 4-разрядного регистра памяти [1,2,3,7].
59
а)
б)
Рис.5.2. Таблица и диаграмма состояний регистров сдвига:
а - сдвига вправо; б - сдвига влево [1,2,3,7].
60
а)
б)
в)
Рис. 5.3. Схемы регистров сдвига [1,2,3,7]:
а – вправо; б – влево; в – реверсивного.
61
Двоичный
код
№ тактового импульса
0
1
2
3
4
5
6
7
8
9
Х0
Х1
Х2
Х3
0
0
0
0
0
0
0
1
0
0
1
1
0
1
1
1
1
1
1
1
1
1
1
0
1
1
0
0
1
0
0
0
0
0
0
0
0
0
0
1
а)
б)
Рис. 5.4. Таблица функционирования (а) и логическая
схема (б) кольцевого регистра Джонсона [1,2,3,7].
62
Рис. 5.5. Схема кольцевого регистра − генератора чисел [1,2,3,7].
Рис. 5.6. УГО регистра памяти К155ИР15 и
реверсивного регистра сдвига К155ИР13 [1,2,3,9].
63
а)
б)
Рис. 5.7. Логические схемы и временные диаграммы
счётчиков [1,2,3,7]:
а) суммирующего двоичного счётчика;
б) вычитающего двоичного счётчика.
Рис. 5.8. Граф функционирования суммирующего
счётчика [1,2,3,7].
64
Рис. 5.9. Схема и УГО реверсивного двоичного счётчика [1,2,3,7].
Рис. 5.10. Схема суммирующего счётчика со сквозным переносом [1,3,7].
Рис.5.11. Схема суммирующего счётчика
с параллельным переносом [1,2,3,7].
65
Рис. 5.12. Схема счётчика делителя частоты с М = 10
с исключением первых лишних состояний [1,2,3,7].
Рис. 5.13. Схема счётчика делителя частоты с М = 10
с исключением последних лишних состояний [1,2,3,7].
66
a)
б)
Рис. 5.14. Структурная схема (а) и определение (б) ЦА [1,8,3,7].
67
Рис. 5.15. Пример задания типового ЦА Мили таблицами
переходов и выхода и графом функционирования [1,2,3,7].
68
Состояние ЦА – {Z}
Z0 Z1 Z2 Z3
Состояние триггера Т0 − Q0 0 1 0 1
Состояние триггера Т1− Q1 0 0 1 1
Предыдущее
состояние ЦА
Z(t)
Q1
Q0
Z0
Z1
Z2
Z3
Z0
Z1
Z2
Z3
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Входной
сигнал
X
0
0
0
0
1
1
1
1
Новое
состояние ЦА
Z(t+1)
Q1
Q0
Сигналы управления
триггерами
J 1 K1 J 0 K0
Z3
Z0
Z2
Z0
Z1
Z2
Z3
Z1
1
0
1
0
0
1
1
0
1
0
0
0
1
0
1
1
1
0
*
*
0
1
*
*
*
*
0
1
*
*
0
1
1
*
0
*
1
*
1
*
*
1
*
1
*
1
*
0
Рис. 5.16. Таблицы для синтеза схемы типового ЦА [1,2,3,7].
69
Выходной
сигнал
У
0
0
0
0
0
1
0
1
Рис. 5.17. Определение минимизированной ФАЛ для
комбинационных устройств типового ЦА [1,2,3,7].
70
Рис. 5.18. Логическая схема синтезируемого типового ЦА [1,2,3,7].
а)
б)
Рис. 5.19. Описание функционирования светофора как ЦА [1,2,3,7]:
а - последовательность включения ламп светофора;
б - временная диаграмма изменения состояния светофора ( Z )
под воздействием входного сигнала Х.
71
Рис. 5.20. Граф функционирования светофора как ЦА [1,2,3,7].
Рис. 5.21. Структурная схема ЦА включения ламп светофора [1,2,3,7].
72
Состояние ЦА – {Z}
Состояние триггера Т0 → Q0
Состояние триггера Т1 → Q1
Предыдущее
состояние ЦА
Q1 Q0
Z0
Z0
Z1
Z1
Z2
Z2
Z3
Z3
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
Входной
сигнал
X
0
1
0
1
0
1
0
1
Z0 Z1 Z2 Z3
0 1 0 1
0 0 1 1
Новое
состояние ЦА
Q1 Q0
Z0
Z1
Z2
Z1
Z2
Z3
Z0
Z3
0
0
1
0
1
1
0
1
0
1
0
1
0
1
0
1
Сигналы
управления
D1
0
0
1
0
1
1
0
1
D0
0
1
0
1
0
1
0
1
Выходные
сигналы
Y1 Y2 Y3
(К)
(Ж)
(З)
1
1
0
1
0
0
1
0
0
1
0
1
0
1
0
1
0
0
1
0
1
0
0
0
Рис. 5.22. Таблицы для синтеза ЦА управления светофором [1,2,3,7].
73
Рис. 5.23. Определение ФАЛ для ЦА управления светофором [1,2,3,7].
74
Рис. 5.24. Логическая схема ЦА управления светофором [1,2,3,7].
75
Тема 6 . Схемотехника устройств аналогоцифрового и цифро-аналогового
преобразования сигналов.
Рис. 6.1. АЦП “угoл поворота → НДК” с механическим
преобразованием [1, 3,7].
76
Рис. 6.2. АЦП “угoл поворота → НДК” с оптическим
преобразованием [1, 3,7].
Рис. 6.3. АЦП “угoл поворота → НДК” накапливающего типа [1, 3,7]:
а – принципиальная схема; б – временные диаграммы.
77
Рис. 6.4. АЦП “угoл поворота → НДК” циклического типа [1, 3,7].
Рис. 6.5. АЦП “временной интервал → НДК” [1, 3,7].
78
Рис. 6.6. Принцип аналого-цифрового преобразования сигналов [1, 3,7].
Рис. 6.7. АЦП “напряжениe → НДК” параллельного типа [1, 3,7].
79
а)
б)
Рис. 6.8. АЦП “напряжениe → НДК” циклического типа [1, 3,7]:
а) структурная схема; б) временная диаграмма.
80
а)
б)
Рис. 6.9. АЦП “напряжениe → НДК” следящего типа [1, 3,7]:
а) структурная схема; б) временная диаграмма.
81
Рис. 6.10. Схема АЦП “напряжениe → НДК”
поразрядного взвешивания [1, 3,7].
Рис. 6.11. Схема выборки и хранения аналогового сигнала [1, 3,7].
82
а)
б)
Рис. 6.12. АЦП “напряжениe → НДК” двойного интегрирования:
а) структурная схема; б) временная диаграмма [1, 3,7].
83
Рис. 6.13. Схема ЦАП “НДК → напряжение”
с суммированием эталонных токов [1, 3,7].
Рис. 6.14. Схема ЦАП “НДК → напряжение”
на резисторной матрице R-2R [1, 3,7].
84
a)
б)
Рис. 6.15. Схемы ЦАП “НДК → напряжение”
для последовательного кода [1, 3,7]:
а – на одном конденсаторе (преобразователь Шеннона);
б – на двух конденсаторах.
85
а)
б)
Рис. 6.16. Схемы ЦАП “НДК → время” [1, 3,7]:
а) для прямого НДК;
б) для дополнительного НДК.
86
а)
б)
Рис. 6.17. Схемы ЦАП “НДК → угол поворота" для ШД [1, 3,7]:
а – с непосредственным преобразованием; б – с интерполяцией.
Рис. 6.18. Схемы ЦАП “НДК → угол поворота"
для двигателя постоянного тока с ОС [1, 3,7].
87
Тема 7. Схемотехника полупроводниковых
запоминающих устройств.
Рис. 7.1. Классификация запоминающих устройств [1, 3,7,11].
88
Рис. 7.2. ЗЭ ОЗУ статического типа на БПТ [1, 3,7,11].
Рис.7.3. ЗЭ ОЗУ статического типа на МДП транзисторах [1,7,11].
89
Рис. 7.4. ЗЭ ОЗУ динамического типа [1,7,11].
а)
б)
Рис. 7.5. УГО ОЗУ статического (а)
и динамического (б) типа [1,7,11].
90
Рис. 7.6. Структура и УГО ЗУ со словарной адресацией (2D) [1,7,11].
91
Рис. 7.7. Структура и УГО ЗУ с поразрядной адресацией (3D) [7,11].
92
Рис. 7.8. Структура ЗУ с адресацией типа 2DM [1,7,11].
93
Рис. 7.9. Типы элементов памяти «масочного» ПЗУ [1,7,11].
Рис. 7.10. Типы элементов памяти программируемого ПЗУ [1,7,11].
94
а)
б)
Рис. 7.11. Тип ЗЭ РПЗУ УФ (а) и УГО ИМС К573РФ6 (б) [1,7,11].
A1
0
0
1
1
A0
0
1
0
1
D0
0
1
0
1
D1
1
0
1
1
D2
0
1
1
0
D3
1
1
1
1
D4
1
0
1
0
D5
0
1
1
1
D6
1
0
0
1
D7
1
1
1
0
Рис. 7.12. Структура и таблица истинности ПЗУ C = 4 x 8 [1,7,11].
95
Таблица истинности.
Входные переменные Номера комбинаций входных переменных
и выходные функции
0
1
2
3
4
5
6
7
X0
0
0
0
0
1
1
1
1
X1
0
0
1
1
0
0
1
1
X2
0
1
0
1
0
1
0
1
Y1
Y2
0
0
1
1
0
1
1
0
0
1
0
1
0
0
0
0
Выражения Y1 и Y2 в СДНФ (для ПЗУ):
Минимизированные выражения Y1 и Y2 (для ПЛМ):
а)
б)
Рис. 7.13. Пример реализации схемы комбинационного
устройства на ПЗУ (а) и на ПЛМ (б) [1,7,11].
96
Рис. 7.14. Пример организация ЗУ с наращиванием разрядности [7,11].
Рис. 7.15. Пример организация ЗУ с наращиванием ёмкости [1,7,11].
97
ЛИТЕРАТУРА
Основная
1. Аналоговая и цифровая электроника: Учебник для вузов // Ю.Ф.
Опадчий, О.П. Глудкин, А.И. Гуров / Под ред. О.П. Глудкина. − М.: Горячая
Линия − Телеком, 2002. − 768 с.: ил. *
2. Цифровые устройства: Учеб. пособие для вузов / Ю.А. Браммер, И.Н.
Пащук. − М.: Высш. шк., 2004. − 229 с.: ил. *
3. Гусев В.Г., Гусев Ю.М. Электроника: Учеб. пособие для вузов. − М.:
Высш. шк. 1991. − 662 с.: ил.
4. Лачин В.И., Савёлов Н.С. Электроника: Учеб. пособие. − Ростов
н/Д: изд-во «Феникс», 2002. − 576 с.: ил. *
5. Электроника: Учебник для вузов / О.В. Миловзоров, И.Г. Панков. −
М.: Высш. шк., 2005. − 288 с.: ил. *
6. Калабеков Б.А. Цифровые устройства и микропроцессорные системы: Учебник для техникумов связи. − М.: Горячая Линяя − Телеком, 2002. −
336с.: ил. *
7. Невров И.И. Схемотехника электронных средств: Учеб. пособие.−
Орёл: ОрёлГТУ, 2009. − 106 с.: ил. *
8. Рабочий А.А., Невров И.И. Расчёт, анализ и синтез элементов и
функциональных узлов электронных средств: Учеб. пособие.− Орёл: ОрёлГТУ, 2009. − 162с.: ил. *
9. Цифровые и аналоговые интегральные микросхемы: Справочник /
С.В. Якубовский, Л.И. Ниссельсон, В.И. Кулешова и др.; Под ред. С.В. Якубовского. − М.: Радио и связь, 1990. − 496 с.: ил.
10. Интегральные микросхемы: Справочник / Б.В. Тарабрин, Л.Ф. Лунин, Ю.Н. Смирнов и др.; Под ред. Б.В. Тарабрина. − М.: Радио и связь, 1983.
− 528 с.: ил. *
11. Применение интегральных микросхем памяти: Справочник / А.А.
Дерюгин, В.В. Цыркин, В.Е. Красовский и др.; Под ред. А.Ю. Гордонова,
А.А. Дерюгина. − М.: Радио и связь, 1994. − 232 с.: ил.
Дополнительная
12. Шило В.Л. Популярные цифровые микросхемы: Справочник. − М.:
Металлургия, 1988. − 352 с.: ил.
13. Угрюмов Е.П. Проектирование элементов и узлов ЭВМ. − М.:
Высш. шк., 1987. − 318 с.: ил.
14. Алексеенко А.Г., Шагурин И.И. Микросхемотехника. − М.: Радио и
связь, 1990. − 496 с.: ил. *
15. Яблонский Ф.М., Троицкий Ю.В. Средства отображения информации : Учеб. пособие для вузов. − М.: Высш. шк. 1985. − 200 с.: ил. *
* )
Литература, отмеченная * , имеется в библиотеке ОрёлГТУ.
98
