ФГБОУ ВПО «Камчатский государственный технический университет» Факультет информационных технологий Кафедра систем управления ПОЯСНИТЕЛЬНАЯ ЗАПИСКА К КУРСОВОМУ ПРОЕКТУ по дисциплине «Вычислительные машины, системы и сети» Студент гр. 14УСб ______________________ _________________________ (подпись) (инициалы, фамилия) «___»____________2016 г. Петропавловск-Камчатский, 2016 г. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 1 Реферат Курсовая работа содержит: пояснительная записка - 48 с., рисунков - 28, таблиц - 8, список литературы - 12 источников. БПАК, АЛУ, МП, NIC, ISA, PCI, PCMCIA, DMA, ЭВМ, ШД, СБИС, FIFO, PnP Разработка буферной памяти USBпорта. Цель разработать буферную память USB порта, при этом достигнуть следующих целей: - максимальной простоты алгоритма работы буферной памяти; - устройство должно преобразовывать параллельный сигнал с матрицы клавиатуры в последовательный; - устройство должно передавать и записывать данные соответственно интерфейсу; - устройство должно передавать данные по принципу FIFO. В результате проведенной работы была разработана схема буферной USB порта, отвечающей поставленным целям. 2703.КП0140.309. Из Лист м. Разраб. Пров. № докум. Мартиросян Г.А. Н.контр. Утв. Каримов И.К. Подп. Дата Разработка буферной памяти USB порта. Лит. Лист Листов 4 ФГОУ ВПО "КамчатГТУ" 14УСбу 48 Содержание Реферат ..................................................................................................................... 4 Содержание............................................................................................ 5 Перечень сокрашений ......................................................................... 6 Ввдение…………………………………………………………………………………………… …………7 1 Анализ архитектуры и структуры компьютера………………………………………8 1.1 Аанализ основных устройств компьютера………………………………………………8 1.2 Анализ типовых элементов компьютера……………………………………………….17 1.3 Анализ буферной памяти и построения задач……………………………………...29 2 Разработка буферной памяти USB порта…………………….……….…………….40 2.1 Разработка структурной схемы…………………………………………………………...40 2.2 Выбор аппаратных средств............................................................................................41 2.3 Разработка принципиальной схемы……………………………………………...………44 2.4 Расчетная часть ............................................................................................. 46 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 5 Заключение……………………………………………………………………… ………………………..47 Список использованных источников .................................................... 48 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 6 Перечень сокращений БПАК - буферная память адаптера клавиатуры; АЛУ - арифметико-логическое устройство; МП - микропроцессор; NIC - Network Interface Card; сетевой адаптер; ISA - Industry Standard Architecture; 8- или 16-разрядная шинав вода-вывода IBMPC-совместимых компьютеров; PCI - Peripheral Component Interconnect; PCMCIA - Peripheral Architecture; Component спецификация на Microchannel Interconnect модули расширения, разработанная ассоциацией PCMCIA (Personal Computer Memory Card International Association); DMA - DirectMemoryAccess; режим прямого доступа к памяти; ЭВМ - электронная вычислительная машина; ШД - шина данных; СБИС FIFO - - сверхбольшая интегральная схема; режим записи/чтения памяти, организованный по принципу «первый вошёл первый вышел». 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 7 PnP - Plugandplay режим работы устройства, позволяющий подключать его без предварительной настройки. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 8 Введение Данная тема весьма актуальна в наше время. Практически в каждом доме есть персональный компьютер, на современном этапе развития деятельности общества он человечества: участвует на заводах во с всех его сферах помощью управляют конвейерами; дома люди отдыхают и работают за компьютером; банкиры ведут учёт с помощью компьютера; в учебных заведениях существую электронные журналы доступные к просмотру с помощью компьютера. Целью данного курсового проекта является разработка буферной памяти USB порта. Для решения данной проблемы необходимо выполнить ряд следующих задач: - проанализировать архитектуру и структуру буферной памяти USB порта; - разработать функциональную схему буферной памяти USB порта; 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 9 - разработать принципиальную схему буферной памяти USB порта. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 10 1 АНАЛИЗ АРХИТЕКТУРЫ И СТРУКТУРЫ КОМПЬЮТЕРА 1.1 АНАЛИЗ АРХИТЕКТУРЫ И СТРУКТУРЫ КОМПЬЮТЕРА С середины 60-х годов очень сильно изменился подход к созданию вычислительных аппаратуры и средств машин. математического Вместо разработки обеспечения стала проектироваться система, состоящая из синтеза аппаратных (hardware) и программных (software) средств. При этом на главный план выдвинулась концепция взаимодействия. Так возникло новое понятие архитектура ЭВМ. Под архитектурой ЭВМ принято понимать совокупность общих принципов организации аппаратно-программных средств и их основных характеристик, определяющая функциональные возможности вычислительной машины при решении соответствующих типов задач. Обобщённая структурная схема ЭВМ первых поколений представлена на рисунке 1. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 11 Рисунок 1 - Структурная схема ЭВМ первого и второго поколений Архитектура ЭВМ охватывает значительный круг проблем, связанных с созданием комплекса аппаратных и программных средств и учитывающих большое количество определяющих факторов. Среди этих факторов основными являются: стоимость, сфера применения, функциональные возможности, удобство в эксплуатации, а одним из основных компонентов архитектуры считаются аппаратные средства. Архитектуру вычислительного средства необходимо отличать от структуры ВС. Структура вычислительного средства определяет его текущий состав на определенном уровне детализации и описывает связи внутри средства. Архитектура же определяет основные правила взаимодействия составных элементов вычислительного средства, 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 12 описание которых выполняется в той мере, в какой необходимо для формирования правил взаимодействия. Она устанавливает не все связи, а только наиболее необходимые, которые должны быть известны для более грамотного использования применяемого средства. Архитектура ЭВМ включает в себя как структуру, отражающую состав ПК, так и программно - математическое обеспечение. Структура ЭВМ - совокупность элементов и связей между ними. В ЭВМ третьего поколения произошло улучшение структуры, за счёт разделения процессов ввода-вывода информации и процесса её обработки, как показано на рисунке 2. Рисунок 2 - Структурная схема ЭВМ третьего поколения 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 13 Сильно связанные устройства АЛУ и УУ получили название процессор. В структуре устройства, которые ЭВМ стали появились называться: дополнительные процессоры ввода- вывода, устройства управления обмена информацией, каналы ввода вывода (КВВ). Здесь наметились тенденции к децентрализации управления параллельной работе отдельных устройств, что резко позволило повысить быстродействие ЭВМ в целом. Среди каналов ввода-вывода выделяли мультиплексные каналы, способные обслуживать большое количество медленно работающих устройств ввода-вывода, и селекторные каналы, обслуживающие в монопольных режимах скоростные внешние запоминающиеся устройства (ВЗУ). В персональных ЭВМ, относящихся к ЭВМ четвёртого поколения, произошло дальнейшее изменение структуры. Они унаследовали её от мини ЭВМ, как показано на рисунке 3. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 14 Рисунок 3 - Структурная схема ПЭВМ Соединение всех устройств в единую машину обеспечивается с помощью общей шины, представляющую собой линии передачи данных, адресов, сигналов управления питания. Единая система аппаратурных соединений значительно упростила структуру, сделав её ещё более децентрализованной. Все передачи данных по шине осуществляются под управлением сервисных программ. Ядро ПЭВМ образуют процессор и основная память (ОП), состоящая из оперативной памяти и постоянно запоминающего устройства (ПЗУ). ПЗУ предназначается для записи постоянного хранения наиболее часто используемых программ управления. Подключение клавиатуры, всех внешних внешних ЗУ и устройств др., (ВнУ): дисплея, обеспечивается через соответствующие адаптеры - согласователи скоростей работы 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 15 сопрягаемых устройств устройства управления или контроллеры - периферийной специальные аппаратурой. Контроллеры в ПЭВМ играют роль каналов ввода-вывода. В качестве особых устройств следует выделить таймер - устройство измерения времени и контроллер прямого доступа к памяти (КПД) - устройство, обеспечивающее доступ к ОП, минуя процессор. Способ формирования структуры ПЭВМ является достаточно логичным и естественным стандартом для данного класса ЭВМ. Основным принципом построения всех современных ЭВМ является программное управление. Основы учения об архитектуре вычислительных машин были заложены Джон фон Нейманом. Совокупность этих принципов породила классическую (фон-неймановскую) архитектуру ЭВМ. Современную архитектуру компьютера определяют следующие принципы: − принцип программного управления; − принцип программы, сохраняемой в памяти; − принцип произвольного доступа к памяти. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 16 На основании этих принципов можно утверждать, что современный компьютер - техническое устройство, которое после ввода в память начальных данных в виде цифровых кодов и программы их обработки, выраженной тоже цифровыми кодами, способно автоматически осуществить вычислительный процесс, заданный программой, и выдать готовые результаты решения задачи в форме, пригодной для восприятия человеком. Реальная структура компьютера значительно сложнее, чем рассмотренная выше (ее можно назвать логической структурой). В современных компьютерах, в частности персональных, все чаще происходит отход от традиционной архитектуры фон Неймана, обусловленный стремлением разработчиков и пользователей к повышению качества и производительности компьютеров. показателями. способный Качество Это и понимать, ЭВМ набор и характеризуется команд, скорость которые работы многими компьютер центрального процессора, количество периферийных устройств, ввода-вывода, присоединяемых к компьютеру одновременно и т.д. Главным показателем является быстродействие - количество операций, какую процессор способен выполнить за единицу времени. На 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 17 практике пользователя больше интересует производительность компьютера - показатель его эффективного быстродействия, то есть способности не просто быстро функционировать, а быстро решать конкретные поставленные задачи. Как результат, все эти и прочие факторы конструктивному способствуют принципиальному усовершенствованию элементной и базы компьютеров, то есть созданию новых, более быстрых, надёжных и удобных в работе процессоров, запоминающих устройств, устройств ввода-вывода и т.д. Тем не менее, следует учитывать, что скорость работы беспредельно ограничения элементов (существуют и ограничения, невозможно современные увеличивать технологические обусловленные физическими законами). Поэтому разработчики компьютерной техники ищут решения этой проблемы усовершенствованием архитектуры ЭВМ. Так, появились архитектурой, в компьютеры которой несколько с многопроцессорной процессоров работают одновременно, а это означает, что производительность такого компьютера равняется сумме производительностей процессоров. В мощных компьютерах, предназначенных для сложных инженерных расчетов и систем автоматизированного 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 18 проектирования (САПР), часто устанавливают два или четыре процессора. В сверхмощных ЭВМ (такие машины могут, например, моделировать ядерные реакции в режиме реального времени, прогнозировать погоду в глобальном масштабе) количество процессоров достигает нескольких десятков. Анализ общих характеристик контроллера USB-порта. USB (UniversalSerialBus «универсальная последовательная шина») последовательный интерфейс передачи данных для среднескоростных и низкоскоростных периферийных устройств в вычислительной технике. Первые спецификации для USB 1.0 были представлены в 1994-1995 годах. Разработка USB поддерживалась фирмами Intel, Microsoft, Philips, US Robotics. USB стал «общим знаменателем» под тремя не связанными друг с другом стремлениями разных компаний: Расширение функциональности компьютера. На тот момент для подключения персональному внешних компьютеру «традиционных» (англ. последовательный порт, периферийных использовалось legacy) параллельный порт, № докум. Подп. Дата к несколько интерфейсов 2204.КП0140.309.ПЗ Изм Лист . устройств порт (PS/2, для Лист 19 подключения джойстика, SCSI), и с появлением новых внешних устройств разрабатывали и новый разъём. Предполагалось, что USB заменит их все и заодно подхлестнёт разработку нетрадиционных устройств. Подключить к компьютеру мобильный телефон. В то время мобильные сети переходили на цифровую передачу голоса, и ни один из имеющихся интерфейсов не годился для передачи с телефона на компьютер как речи, так и данных. Простота для пользователя. Старые интерфейсы (например, последовательный (COM) и параллельный (LPT) порты) были крайне просты для разработчика, но не соответствовали требованиям спецификаций «PlugandPlay». Требовались новые механизмы взаимодействия компьютера с низко- и среднескоростными внешними устройствами возможно, более сложные для конструкторов, но надёжные, дружественные и пригодные к «горячему» подключению. Поддержка USB вышла в виде патча к Windows 95b, в дальнейшем она вошла в стандартную поставку Windows 98. В первые годы устройств было мало, поэтому шину в шутку называли «Uselessserialbus» «бесполезная последовательная 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 20 шина». Впрочем, производители быстро осознали пользу USB, и уже к 2000 году большинство принтеров и сканеров работали с новым интерфейсом. Hewlett-Packard, Intel, Lucent (ныне Alcatel-Lucent), Microsoft, NEC и Philips совместно выступили с инициативой по разработке более скоростной версии USB. Спецификация USB 2.0 была опубликована в апреле 2000 года, и в конце 2001 года эта версия была стандартизирована USB ImplementersForum. USB 2.0 является обратно совместимой со всеми предыдущими версиями USB. Следует отметить, что в начале 2000-х годов корпорация Apple отдавала приоритет шине FireWire, в разработке которой она принимала активное участие. Ранние модели iPod были оснащены только интерфейсом FireWire, а USB отсутствовал. Впоследствии компания отказалась от FireWire в пользу USB, оставив в некоторых моделях FireWire только для подзарядки. Однако, клавиатуры и мыши, начиная со второй половины 90-х годов, имели интерфейс USB. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 21 В середине 2000-х годов BIOS’ы компьютеров массового сегмента начали корпоративном позволило поддерживать сегменте загружаться переустановки ОС; USB началась с пропала с (поддержка середины USB 90-х). в Это флэш-дисков, например, надобность PS/2-клавиатуре. в для Современные материнские платы поддерживают до 20 USBпортов. В современных ноутбуках LPT-портов нет, всё чаще появляются настольные компьютеры без COM- портов. Пока происходило распространение USB-портов второй версии, производители внешних жёстких дисков уже «упёрлись» в ограничение USB 2.0 и по току, и по скорости. Потребовался новый стандарт, который и вышел в 2008 году. Уложиться в старые 4 провода не удалось, добавили 5 новых проводов. Первые материнские платы с поддержкой USB 3.0 вышли в 2010 году. На начало 2012 года USB 3.0 массово не поддерживается запоминающими устройствами и материнскими платами. Однако производители USB-накопителей уже начали поставлять на рынок устройства, поддерживающие USB 3.0. Также имеются платы расширения, добавляющие поддержку USB 3.0 в старых компьютерах. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 22 Для подключения периферийных устройств к шине USB используется четырёх проводной кабель, при этом два провода (витая пара) в дифференциальном включении используются для приёма и передачи данных, а два провода для питания периферийного устройства. Благодаря встроенным линиям питания USB позволяет подключать периферийные устройства без собственного источника питания (максимальная сила тока, потребляемого устройством по линиям питания шины USB, не должна превышать 500 мА, у USB 3.0 900 мА). Кабель USB состоит из 4 медных проводников проводника питания и 2 проводника данных в витой паре 2 и заземленной оплётки (экрана). Кабели USB ориентированы, то есть имеют физически разные наконечники «к устройству» и «к хосту». Возможна реализация USB устройства без кабеля, со встроенным в корпус наконечником «к хосту». Возможно и неразъёмное встраивание кабеля в устройство, как в мышь (стандарт запрещает это для устройств full и highspeed, но производители его нарушают). 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 23 Существуют (хотя и запрещены стандартом) и пассивные USB удлинители, имеющие разъёмы «от хоста» и «к хосту». С помощью кабелей формируется интерфейс между USBустройствами и USB-хостом. программно-управляемый В качестве хоста USB-контроллер, выступает который обеспечивает функциональность всего интерфейса. Контроллер, как правило, интегрирован в микросхему южного моста, хотя может быть исполнен и в отдельном корпусе. Соединение контроллера с внешними устройствами происходит через USBконцентратор (другие названияхаб, разветвитель). В силу того, что USB-шина имеет древовидную топологию, концентратор самого верхнего уровня называется корневым (roothub). Он встроен в USB-контроллер и является его неотъемлемой частью. Для подключения внешних устройств к USB-концентратору в нем предусмотрены порты, заканчивающиеся разъёмами. К разъёмам с помощью кабельного хозяйства могут подключаться USB-устройства, либо USB-хабы нижних уровней. Такие 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 24 хабы активные электронные устройства (пассивных не бывает), обслуживающие несколько собственных USB-портов. С помощью USB-концентраторов допускается до пяти уровней каскадирования, не считая корневого. USB-интерфейс позволяет соединить между собой и два компьютера, но это требует наличия специальной электроники, эмулирующей Ethernet- адаптер с драйверной поддержкой с обеих сторон. Устройства могут быть запитаны от шины, но могут и требовать внешний источник питания. По умолчанию устройствам гарантируется ток до 100 мА, а после согласования с хост-контроллером — до 500 мА. Поддерживается и дежурный режим для устройств и разветвителей по команде с шины со снятием основного питания при сохранении дежурного питания и включением по команде с шины. USB поддерживает «горячее» подключение и отключение устройств. Это достигнуто увеличенной длиной заземляющего контакта разъёма по отношению к сигнальным. При подключении разъёма USB первыми замыкаются заземляющие контакты, потенциалы корпусов двух устройств становятся равны и дальнейшее соединение сигнальных проводников не приводит 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 25 к перенапряжениям, даже если устройства питаются от разных фаз силовой платформы трёхфазной сети. персонального коммуникацию с USB-контроллер компьютера в составе обеспечивает периферийными устройствами, подключенными к универсальной последовательной шине. USBконтроллер является интеллектуальным устройством, способным взаимодействовать с оперативной памятью в обход центрального процессора в режиме прямого доступа к памяти. По способу интеграции контроллер для USB-шины может быть задействован в составе системной логики или в виде дискретного чипа как на самой на системной плате, так и на плате расширения. По способу подключения USB-контроллер может быть выполнен для PCI-шины, либо для шины PCI Express. В рамках спецификации USB 1.1 существуют две реализации контроллера для USB-шины: UHCI (UniversalHostControllerInterface, созданIntel для USB 1.0) и OHCI (OpenHostControllerInterface), которые отличаются методом доступа к регистрам. Регистры UHCI находятся в пространстве портов ввода-вывода, а регистры OHCI адресуются в пространстве памяти. Контроллер OHCI более интеллектуален по 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 26 сравнению с UHCI. Это касается его способности освободить центральный процессор от выполнения рутинных операций по передаче данных по USB-шине. Оба контроллера используют 32х битную адресацию в пределах младших 4 Гб адресного пространства, ни один из них не поддерживает 64-битный режим адресации. 1.2 Анализ типовых элементов компьютера Рассматриваются основные функциональные элементы ЭВМ: дешифратор, шифратор, триггерные схемы различных типов, счетчик, регистры хранения и сдвига. Описываются их функции, внутренняя структура, временные диаграммы работы. Отмечается место и роль этих элементов при построении различных узлов и устройств ЭВМ. Рассмотрим некоторые схемы, составляющие основу элементной базы любого компьютера. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 27 Дешифратором называется комбинационная схема, имеющая n входов и 2n выходов и преобразующая двоичный код на своих входах в унитарный код на выходах. Унитарным называется двоичный код, содержащий одну и только одну единицу, например 00100000. Условно-графическое обозначение дешифратора на три входа приведено на рисунок4. Рисунок 4 - Условно-графическое обозначение трех в ходового дешифратора Номер разряда, в котором устанавливается "1" на выходе дешифратора, определяется кодом на его входах. Ниже приведена таблица истинности трех в ходового дешифратора (таблица 1). Таблица 1 Входы Выходы 2 1 0 0 1 2 3 4 5 6 7 0 0 0 1 0 0 0 0 0 0 0 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 28 Входы Выходы 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 1 1 1 0 0 0 0 0 0 0 1 Реализация дешифратора в одноэлементном базисе "Штрих Шеффера" достаточно проста, так как таблица истинности для любого выхода имеет только одну единицу. На рис. 5 представлена схема формирования сигнала на одном из выходов дешифратора (сигнал f5 на выходе 5). Рисунок 5 - Схема формирования сигнала на выходе 5 трех в ходового дешифратора Из представленной схемы видно, что фактически логику преобразования выполняет лишь элемент 2, в то время как 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 29 элемент 1 служит для получения инверсии сигнала x1, а элемент 3 преобразует полученное на элементе 2 инверсное значение функции в прямое. Многие элементы хранения, например триггерные схемы, позволяют получать сигнал в парафазном коде, то есть имеют два выхода, на одном из которых сигнал имеет прямое, а на другом – инверсное значение. Это позволяет избавиться от элемента 1 в схеме. Если предположить, что значения выходных отношениюк сигналов имеют представленному необходимость в элементе в 3. инверсный таблице В 1, то большинстве вид по отпадает реальных интегральных микросхем реализованы именно дешифраторы с инверсными выходами. Обозначение такого дешифратора показано на рисунок 6. Рисунок 6 - Условно-графическое обозначение дешифратора с инверсными выходами На выходах такого дешифратора образуется унитарный код, содержащий один и только один ноль. Например, если входные 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 30 сигналы имеют значение 1102=610, то выходы дешифратора, представленного на рисунок 6, будут находиться в состоянии 10111111, то есть выход 6 будет иметь значение, отличное от остальных выходов. Дешифраторы широко применяются в различных устройствах компьютеров. Прежде всего, они используются для выбора ячейки производится запоминающего обращение устройства, для записи или к которой считывания информации. При этом часть разрядов адресного кода может дешифрироваться дешифраторами, выполненными в виде отдельных интегральных схем, а другая часть разрядов (обычно младшая) дешифрируется с помощью дешифраторов, встроенных непосредственно в БИС запоминающего устройства. Кроме того, дешифраторы находят применение в устройстве управления для определения выполняемой операции, построения распределителей импульсов и в других блоках. Шифратор схема, имеющая 2n входов и n выходов, функции которой во многом противоположны функции дешифратора (рис. 7). Эта комбинационная схема в соответствии с унитарным 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 31 кодом на своих входах формирует позиционный код на выходе (таблица 2). Рисунок 7 - Условно-графическое обозначение шифратора на 4 входа Таблица 2 Входы Триггер Выходы 2 1 0 0 1 2 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 электронная схема, обладающая двумя устойчивыми состояниями. Переход из одного устойчивого состояния в другое происходит скачкообразно под воздействием управляющих сигналов. При этом также скачкообразно изменяется уровень напряжения на выходе триггера [7]. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 32 Триггеры служат основой для построения регистров, счетчиков и других элементов, обладающих функцией хранения. Главной частью любого триггера является запоминающая ячейка (ЗЯ). Схема запоминающей ячейки на элементах "И-НЕ" представлена на рисунок 8. Рисунок 8 - Запоминающая ячейка на элементах "И-НЕ" Входной сигнал S (Set) служит для установки ЗЯ в состояние "1" (Q=1, Q=0). Сигнал R (Reset) устанавливает ЗЯ в состояние "0" (Q=0, Q=1). Активными значениями для них являются сигналы низкого уровня. Пусть на входы ЗЯ поданы сигналы: S=0, R=1. Тогда при любом исходном состоянии ЗЯ на выходе элемента 1 установится высокий уровень напряжения. Так как на входы элемента 2 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 33 поступают значения Q и R, то на его выходе будет сигнал низкого уровня. Таким образом, ЗЯ перейдет в состояние "1". Аналогично при S=1, R=0 запоминающая ячейка перейдет в состояние Q=0, Q=1, то есть в "0". Если S=1, R=1, то состояние ЗЯ будет определяться ее предыдущим состоянием. Если ЗЯ находилась в состоянии "1", то сигнал Q=0, поступая на вход элемента 1, подтвердит состояние его выхода Q=1. На входы элемента 2 поступят сигналы только высокого уровня. Поэтому его выход будет находиться в состоянии Q=0, то есть не изменится. Если ЗЯ находилась в состоянии "0", то сигнал Q=0, поступая на вход элемента 2, подтвердит состояние его выхода Q=1. В свою очередь, выход элемента 1 также останется без изменения. Таким образом, эта комбинация входных сигналов соответствует режиму хранения. Если на входы S и R поданы сигналы низкого уровня (S = R = 0), то сигнал на выходах элементов 1 и 2 будет высоким (Q = Q = 1). При переводе ЗЯ в режим хранения (S = R = 1), выходы элементов 1 и 2 могут установиться в произвольное состояние. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 34 Поэтому комбинация сигналов S = R = 0 на управляющих входах не используется. Работа триггерной схемы определяется не таблицей истинности, как для комбинационной логической схемы, а таблицей переходов. Таблица переходов показывает изменение состояния триггера при изменении состояния входных сигналов в зависимости от его текущего состояния. Таблица переходов запоминающей ячейки, показанной на рисунок 1.5, представлена в таблица 3. Таблица 3 S R Q(t+1) Функция 0 0 х Запрещенная комбинация 0 1 1 Установка в "1" 1 0 0 Установка в "0" 1 1 Q(t) Хранение Аналогичная запоминающая ячейка может быть построена на элементах "ИЛИ-НЕ". 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 35 Такие запоминающие ячейки можно рассматривать как простейшие асинхронные триггеры, на базе которых строятся синхронные триггерные схемы. Триггеры можно классифицировать по различным признакам, например так, как это показано на рисунок 9. Рисунок 9 - Классификация триггерных схем Триггер называется синхронным, если его таблица переходов хотя бы по одному управляющему входу реализуется под воздействием синхронизирующего сигнала. Рассмотрим организацию синхронного одноступенчатого триггера (рисунок 10). 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 36 Рисунок 10 - Обобщенная схема синхронного одноступенчатого триггера Основу синхронного одноступенчатого триггера составляет рассмотренная выше запоминающая ячейка (элементы 1, 2). Комбинационная схема преобразует управляющие сигналы триггера, а также, для некоторых типов триггеров, сигналы Q и Q с выходов ЗЯ в сигналы S и R на входах запоминающей ячейки. Синхросигнал C разрешает передачу на входы элементов 1 и 2 таких значений сигналов S и R, которые устанавливают ЗЯ в то или иное состояние. обеспечивает на Неактивное входах значение запоминающей синхросигнала ячейки состояние управляющих сигналов S = R = 1, что соответствует для нее режиму хранения. Схема синхронного одноступенчатого RS-триггера приведена на рис. 11 Его таблица переходов представлена в таблица 4. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 37 Рисунок 11 - Синхронный одноступенчатый RS-триггер Таблица 4 R S Q(t+1) Функция 0 0 Q(t) Хранение 0 1 1 Установка в "1" 1 0 0 Установка в "0" 1 1 х Запрещенная комбинация Еще раз подчеркнем, что данная таблица переходов будет реализовываться лишь при активном уровне синхросигнала C (для данной организации это C = 1). При C = 0 выходы элементов 3 и 4 (рисунок 1.8) будут в состоянии "1", что соответствует режиму хранения запоминающей ячейки, реализованной на элементах 1 и 2. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 38 Таблицы переходов JK- и D- триггеров приведены в таблицах 5 и 6 соответственно. Таблица 5 J K Q(t+1) Функция 0 0 Q(t) Хранение 0 1 1 Установка в "0" 1 0 0 Установка в "1" 1 1 Q(t) Инвертирование предыдущего состояния Таблица 6 D Q(t+1) Функция 0 0 Установка в "0" 1 1 Установка в "1" Представленный на рисунок 12 триггер имеет статическую синхронизацию, при которой управляющие сигналы активизируют входы S и R запоминающей ячейки во время высокого уровня сигнала на входе синхронизации. Его условнографическое обозначение приведено на рис. 1.9,а. Условнографические обозначения триггеров, использующих другие типы 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 39 синхронизации, приведены на рисунке 12,б,в,г (на примере RSтриггера). На рисунок 12,б представлено УГО триггера со статической синхронизацией в случае, если активный уровень синхросигнала низкий. Условно-графические обозначения триггеров с динамической синхронизацией показаны на рисунок 12,в и 12,г. В первом случае изменение состояния триггера под воздействием поступивших управляющих сигналов происходит только в момент переключения синхронизирующего сигнала с низкого уровня на высокий, а во втором – при переключении с высокого на низкий уровень. При постоянном значении уровня синхросигнала синхронизацией состояние не выхода меняется триггера при с динамической любых изменениях управляющих сигналов на его входах. Рисунок 12 - Условно-графические обозначения RS-триггера с различной синхронизацией: а - статическая синхронизация; б - статическая инверсная синхронизация; в - динамическая синхронизация передним фронтом синхросигнала; г - динамическая синхронизация задним фронтом синхросигнала 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 40 Идеализированная диаграмма работы (без учета RS-триггеров задержек) с временная различными типами синхронизации приведена на рисунок 13. Рисунок 13 - Временная диаграмма работы RS-триггера с различными типами синхронизации: Qа статическая синхронизация; Qб статическая инверсная Qвдинамическая синхронизация; синхронизация передним фронтом синхросигнала; Qг динамическая синхронизация задним фронтом синхросигнала Как отмечалось выше, синхронный триггер, помимо управляющих входов, воздействующих на его состояние при подаче сигнала синхронизации, может иметь входы, которые воздействуют на его состояние непосредственно. Обычно они используются для установки триггера в то или иное начальное состояние перед подачей последовательности синхросигналов. Схема синхронного RS-триггера с асинхронными входами установки в "0" и в "1" приведена на рисунок 14, а его условнографическое обозначение на рисунок 15. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 41 Рисунок 14 - Синхронный одноступенчатый RS-триггер с асинхронными установочными входами Рисунок 15 - Условно-графическое обозначение синхронного одноступенчатого RS-триггера с асинхронными установочными входами Сигналы, поступающие по асинхронным входам S и R, подаются непосредственно на входы запоминающей ячейки, образованной элементами 1 и 2, минуя цепь, управляемую синхросигналом (элементы 1 и 2), и вызывают переключение запоминающей ячейки согласно таблица 3. Триггеры некоторых типов используют значения выходного сигнала для формирования управляющих сигналов на входах запоминающей ячейки (рисунок 15). Это может привести к непредсказуемой последовательности его переключений. При 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 42 построении отдельных схем на основе триггеров, например, регистров сдвига, необходимо, чтобы значения выходных сигналов триггера не изменялись на то время, пока производится их запись и значения его выходных сигналов в другой триггер, но сам этот триггер должен воспринимать значения с выхода некоторой другой триггерной схемы. Эти, а также некоторые другие ситуации требуют особых подходов к организации триггера, основным из которых является создание двухступенчатых триггеров. Двухступенчатый RS-триггер (рисунок 16 и рисунок 17) строится на основе двух одноступенчатых триггеров с прямой статической синхронизацией. Информация в первую ступень триггера (элемент 1) заносится во время действия высокого уровня синхросигнала. После того как синхросигнал на входе принимает низкое значение, элемент 1 переходит в режим хранения, а значение высокого сигнала на выходе инвертора 3 обеспечивает запись Идеализированная состояния временная триггера 1 в триггер диаграмма 2. работы двухступенчатого RS-триггера приведена на рисунок 18. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 43 Рисунок 16 - Схема двухступенчатого RS-триггера Рисунок 17 - Условно-графическое обозначение двухступенчатого RSтриггера Рисунок 18 - Временная диаграмма работы двухступенчатого RSтриггера Следует отметить, что первая ступень представляет собой одноступенчатый триггер, реализующий заданную переходов, в то время как вторая ступень - это всегда одноступенчатый RS-триггер. таблицу синхронный Например, на рис. 18 показана схема двухступенчатого JK-триггера. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 44 1.3 Анализ буферной памяти Буферная память Второе важнейшее применение микросхем оперативной памяти состоит в организации разнообразных информационных буферов, то есть буферной памяти для промежуточного хранения данных, передаваемых между двумя устройствами или системами. Суть информационного буфера состоит в следующем: передающее устройство записывает передаваемые данные в буфер, а принимающее устройство читает принимаемые данные из буфера (рисунок 19). Рисунок 19 - Включение буферной памяти Такое промежуточное хранение позволяет лучше скоординировать работу устройств, участвующих в обмене 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 45 данными, повысить их независимость друг от друга, согласовать скорости передачи и приема данных. Пусть, например, в качестве первого устройства выступает компьютер, а в качестве второго - кабель локальной сети. Компьютеру значительно удобнее выдавать данные со скоростью, определяемой его собственным быстродействием, но в локальную сеть определенной (например, надо передавать скоростью, 100 задаваемой Мбит/с). Кроме данные со стандартом того, строго на компьютер, сеть по возможности, не должен отвлекаться на контроль за текущим состоянием сети, за ее занятостью и освобождением. Поэтому буферная память в данном случае необходима. И точно так же она нужна при приеме данных из локальной сети в компьютер. Главное временного отличие хранения буферной памяти информации, от памяти рассмотренной для в предыдущем разделе, состоит в том, что к информационному буферу всегда имеют доступ не одно внешнее устройство, а два (или даже более). Из-за этого иногда существенно усложняется 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 46 как схема задания адреса микросхемы памяти, так и схема разделения потоков данных (записываемых в память и читаемых из памяти). Рисунок 20 - Двунаправленный информационный буфер Информационные буферы бывают однонаправленными (входными или выходными) и двунаправленными (то есть входными и выходными одновременно -рисунок 20). Например, буферная память сетевого адаптера двунаправленная, так как она буферирует и информацию, передаваемую в сеть из компьютера, и информацию, принимаемую из сети в компьютер. Двунаправленные буферы всегда сложнее проектировать из-за большего количества потоков данных. Информационные буферы могут обеспечивать периодический обмен между устройствами или непрерывный обмен между ними. Примером буфера с непрерывным режимом обмена может служить контроллер видеомонитора, информация из которого постоянно выдается на видеомонитор, но может изменяться по инициативе компьютера. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 47 Информационные буферы с периодическим режимом обмена могут быть организованы по типу FIFO или по типу LIFO. В случае FIFO массив данных читается из памяти одним устройством в том же порядке, в каком он был записан в память другим устройством. Выпускаются даже специальные микросхемы быстродействующей буферной памяти типа FIFO, которые не имеют адресной шины и представляют собой, по сути, многоразрядный сдвиговый регистр. В отличие от обычной микросхемы сдвигового регистра, где читать вдвигаемую информацию можно только тогда, когда она продвинется по всем ячейкам регистра, информацию с выходов буфера FIFO можно начинать читать с выходов сразу же после того, как она начала записываться в его входы. Но мы будем рассматривать здесь только буферы на обычных, традиционных микросхемах памяти, как более универсальные. В случае информационного буфера LIFO массив данных читается из памяти в порядке, противоположном тому, в котором он был записан в память. Такое решение иногда позволяет проще организовать схему перебора адресов памяти. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 48 Тем самым, разнообразие информационных буферов огромно. Мы же рассмотрим здесь всего три примера схем буферной памяти. Первая схема - это простейший однонаправленный буфер с периодическим режимом обмена по принципу FIFO (21). Одно устройство записывает информацию в буфер, на другое устройство выдается информация из буфера. Память всегда записывается полностью, по всем адресам, и читается также полностью. Строб записи "Зап." поступает в режиме записи с частотой, необходимой для записи, строб чтения "Чт." поступает при чтении с частотой, необходимой для чтения. Шины данных для записи и чтения в память в случае, показанном на рисунке, отдельные. При таких условиях необходим всего лишь один счетчик для перебора адресов памяти, причем счетчик, работающий только в режиме прямого счета и имеющий вход начального сброса в нуль. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 49 Рисунок 21 - Однонаправленный буфер типа FIFO Перед началом работы устройство, производящее запись в память, сбрасывает счетчик в нуль сигналом "Сброс" и устанавливает режим записи в память, перебрасывая в нуль управляющий триггер (единица на инверсном выходе). Затем начинается процесс записи: записываемые данные поступают с однонаправленного входного буфера (АП5) и записываются в память сигналом "Зап.", который своим задним фронтом переключает адреса памяти. Полная процедура записи включает в себя столько циклов записи, сколько имеется ячеек у используемой памяти. После окончания производившее запись, процедуры разрешает записи чтение 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата устройство, из памяти, Лист 50 устанавливая в сигнала "Пуск" разрешается единицу (нуль триггер положительным на инверсном прохождение выходе). сигнала "Чт.". фронтом При Адреса этом памяти переключаются по заднему фронту сигнала "Чт.", и по этому же фронту данные, читаемые из памяти, фиксируются в выходном регистре, срабатывающем по фронту (например, ИР27). Выходной регистр выполняет две функции: он не пропускает на выход данные, запрещается записываемые запись одновременность в в триггер), изменения данных.Выходная память а всех (по также сигналу обеспечивает разрядов информация из-за -WE этого читаемых регистра задерживается на один период сигнала "Чт.", что необходимо учитывать. Если взять регистр со входом сброса в нуль, то можно сделать, чтобы при процедуре записи в память на выходе схемы был нулевой код. После окончания чтения всего объема памяти вырабатывается сигнал переноса счетчика Р, который снова переводит всю схему в режим записи, сбрасывая триггер в нуль (единица на инверсном выходе). После этого записывающее 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 51 внешнее устройство снова может начинать процедуру записи в память. Условия правильной работы Длительность сигнала "Зап." минимальной длительности схемы не должна сигнала WR следующие. быть меньше памяти. Период следования сигналов "Зап." не должен быть меньше суммы длительности сигнала "Зап." и задержки переключения счетчика. Период следования сигналов "Чт." не должен быть меньше суммы времени выборки адреса памяти и задержки переключения счетчика. Память должна быть нетактируемой (например, КР541РУ2). Более сложную структуру имеет двунаправленный буфер с периодическим режимом обмена типа LIFO. Он позволяет выдавать и принимать массивы данных произвольной длины (а не фиксированной длины, как в предыдущем случае) с заданной скоростью. Такая задача возникает, в частности, при проектировании адаптеров локальных сетей. Несмотря на то, что данные читаются из буфера в порядке, обратном тому, в котором 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 52 они были записаны в буфер, на обмене информацией между двумя буферами это никак не отражается. Пусть, например, устройство 1 передает информацию в устройство 2, а в качестве промежуточного устройства (устройство 3) выступает кабель сети (22). Рисунок 22 - Обмен между двумя устройствами через два буфера типа LIFO Устройство 1 записывает в буфер 1 массив в прямом порядке, буфер 1 выдает этот массив в устройство 3 (сеть) в обратном порядке, буфер 2 принимает массив из сети в обратном порядке, а устройство 2 читает принятую информацию опять же в прямом порядке: то есть читается информация в том же порядке, в каком она и писалась. То же самое происходит и при передаче информации из устройства 2 в устройство 1. Схема буфера LIFO (23) включает в себя, помимо памяти и двунаправленного буфера, реверсивный счетчик (типа ИЕ7) и реверсивный регистр сдвига (типа ИР24), служащий 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата для Лист 53 преобразования параллельного кода в последовательный при передаче в сеть и последовательного кода в параллельный при приеме из сети. Режимы работы буфера задаются двумя триггерами, один из которых разрешает режим передачи в сеть, а другой - режим приема из сети. Рисунок 23 - Двунаправленный буфер типа LIFO Перед началом работы оба триггера сброшены в нуль, счетчик также сброшен в нуль сигналом "Сброс". Сначала в память записывается передаваемый в сеть массив данных. Запись производится сигналом "–Зап.", задний фронт которого увеличивает выходной код счетчика (адрес памяти) на единицу. После окончания записи массива сигналом 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата "Разр.пер." Лист 54 разрешается передача массива в сеть. В режиме передачипо сигналу строба передачи (TxC) перебираются адреса памяти в обратном порядке (счетчик работает в режиме обратного счета). Данные, читаемые из памяти, записываются в сдвиговый регистр и выдаются в сеть в последовательном коде (TxD). После того как счетчик досчитает до нуля, вырабатывается сигнал переноса <0, который сбрасывает в нуль триггер передачи. То есть в сеть выдается весь массив, записанный в память, независимо от его длины, причем массив выдается в обратном порядке. В режиме приема информации из сети записывается единица в триггер разрешения приема по сигналу "Разр. пр.". Принимаемые из сети данные в последовательном коде RxD записываются в сдвиговый регистр, а из него уже в параллельном коде - в память. Запись производится по сигналу строба приема RxC, задним фронтом которого переключается счетчик, работающий в режиме инверсного счета. После окончания приема по сигналу "Конец приема" сбрасывается триггер разрешения приема. После этого производится чтение информации из памяти по сигналу "Чт.". Задним фронтом этого 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 55 сигнала переключается счетчик, работающий в режиме прямого счета. То есть массив читается в порядке, обратном тому, в котором он пришел из сети. Условия правильной работы данной схемы аналогичны тем, что были сформулированы для предыдущих рассмотренных схем буферов. Сигналы стробов записи и чтения должны иметь такую длительность, чтобы осуществлять соответственно запись в память и чтение из памяти. Период следования этих сигналов должен быть таким, чтобы успевали производиться операции записи и чтения, а также успевал переключаться счетчик. Наконец, последняя схема, которую мы рассмотрим, это буфер с непрерывным режимом работы: с одним из устройств такой буфер общается непрерывно, а с другим - только в момент обращения со стороны этого устройства. В данном случае уже необходимо иметь два счетчика адреса памяти, выходные коды которых надо мультиплексировать с помощью мультиплексора. Примем для простоты, что буфер - однонаправленный и передающий, то есть одно устройство только записывает в память информацию (в нужные моменты), а на другое устройство 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 56 постоянно выдается читаемая из всех подряд адресов памяти информация (рисунок 24). Рисунок 24 - Передающий буфер с непрерывным режимом работы Счетчик чтения непрерывно перебирает адреса памяти с частотой тактового генератора. Читаемая из памяти информация записывается в выходной регистр и выдается на выход. В момент записи по сигналу "Зап." мультиплексор подает на адресные входы памяти выходной код счетчика записи. На память подается сигнал WR, вложенный в сигнал "Зап." (он начинается после начала сигнала "Зап." и заканчивается раньше этого сигнала ). Это достигается применением цепочки из двух инверторов и элемента 2И-НЕ. Такая последовательность сигналов позволяет записать в память входные данные по адресу записи со счетчика 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 57 записи и не изменять содержимое ячеек памяти с другими адресами. Перед началом записи памяти счетчик записи сбрасывается в нуль по сигналу "Сброс". После каждой операции записи по заднему фронту сигнала "Зап." код на выходе счетчика записи увеличивается на единицу. То есть для того чтобы записать всю память, необходимо сбросить счетчик и произвести столько циклов записи, сколько ячеек имеется в памяти. Условия правильной работы схемы следующие. Счетчики должны быть синхронными для быстрого переключения. Память должна быть нетактируемая и с раздельными входами и выходами данных. Емкость конденсатора должна быть такой, чтобы формируемый импульс WR имел достаточную длительность для записи информации в память. За длительность сигнала "Зап." должен успеть сработатьмультиплексор, и должна записаться информация в память. Выходной регистр должен срабатывать по фронту. Длительность периодатактового сигнала должна быть не меньше суммы задержки выборки адреса памяти и задержки переключения счетчика чтения. За 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 58 период следования сигнала "–Зап." должна успеть записаться информация в память, и должен переключиться счетчик записи. Недостаток приведенной организации буфера состоит в том, что при проведении цикла записи в память на выходе схемы будет не та информация, которая должна читаться из памяти в данный момент. Преодолеть этот недостаток можно двумя путями. Первый путь состоит в том, что надо производить запись в память только в те моменты, когда выходная информация буфера не важна. Например, если речь идет о буфере контроллера видеомонитора, то запись в память можно производить только во время кадрового гасящего импульса, когда на экране ничего не отображается. Второй путь более сложен. Он состоит в том, чтобы разделить во времени запись в память и чтение из памяти. Например, в первой половине такта (то есть периода тактового генератора) производится запись в память (если есть внешний сигнал записи), а во второй половине такта всегда производится чтение информации из памяти и запись ее в выходной регистр. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 59 Соответственно мультиплексор в первой половине периода подает на адресные входы памяти адрес записи, а во второй половине - адрес чтения. Временную привязку момента записи к ближайшей первой половине такта можно осуществить с помощью микропрограммного автомата. При таком решении запись в память можно производить в любой момент без искажения читаемой информации, однако существенно (минимум вдвое) возрастают требования к быстродействию всех микросхем. Для разработки буферной памяти USBпорта необходимо решить следующе задачи: - анализ архитектуры компьютера; - разработка структурной схемы буферной памяти USBпорта; - выбор аппаратных средств; - разработка принципиальной схемы буферной памяти. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 60 2 Разработка буферной памяти USB порта 2.2 Разработка структурной схемы Структурная схема, отражающая принцип работы буферной памяти USB порта, представлена на рисунке 25. Р1 Р2 Рn БВИ ПИ ШД РПД БУиС ТИ СГИ СППИ Рисунок 25 - Структурная схема буферной памяти USB порта ШД – Шина данных. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 61 РПД – Регистр приема данных. Р1,Р2,Рn - Регистр буферной памяти. БВИ – Блок выдачи информации. ПИ – Потребитель информации. СП - Сигнал подтверждения. БУиС - Блок управление и синхронизации. ТИ -Тактовыйимпульс. СГИ – Сигнал готовности информации. СППИ – Сигнал подтверждение прием информации. Устройство работает следующим образом: В данные. начале Из на РПД ШД в Р1 микропроцессором по мере устанавливаются поступления следующей информации происходит запись на следующие регистры. Таким образом заполняется буферная память и вырабатывается шина в готовности информации буферной памяти, получив сигнал. Принимает себя порцию информации этот процесс продолжается до тех пор пока не освободиться БП. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 62 2.2 Выбор аппаратных средств буферной памяти USB порта. Принципиальная схема буферной памяти USB порта представлена на рисунке 26. Рисунок 26 - Принципиальная схема счетчика Микросхема 74192 содержит синхронный программируемый двоично-десятичный счетчик с отдельными входами тактовых импульсов для счета импульсов в прямом и обратном направлениях, а также с входом сброса. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 63 Работа схемы вход Load (загрузка в нормальном данных) режиме микросхемы работы 74192 на подается напряжение высокого, а вход сброса Clear- низкого уровня. Значение, хранящееся в счетчике 74192, последовательно увеличивается на 1 при каждом перепаде напряжения на входе прямого счета тактовых импульсов Up с низкого уровня на высокий (положительный фронт). Каждый положительный фронт тактового импульса на входе обратного счета Down уменьшает показания счетчика. В любом случае на один из двух входов тактовых импульсов должно подаваться напряжение высокого уровня. При программировании микросхемы 74192 необходимые данные в двоично-десятичном коде подаются на входы Р0 - P3, а на вход Load - кратковременный импульс напряжения низкого уровня. Для сброса показаний счетчика 74192 на вход Clear (очистка) подается высокого уровня. кратковременный Процесс сброса импульс напряжения показаний происходит независимо от тактовых импульсов. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 64 При прямом счете микросхемы 74192 при достижении значения 9 на выходе переноса (вывод 12) возникает отрицательный импульс. При счете в обратном направлении при достижении значение 0 на выходе 13 появляется кратковременный отрицательный импульс. Для образования многоступенчатого счетчика вывод 13 (перенос в обратном направлении) микросхемы 74192 соединяют с входом обратного счета тактовых импульсов ClockDown следующей ступени, а вывод 14 (перенос в прямом направлении) - с входом прямого счета тактовых импульсов Clock-Uр следующей ступени. Применение суммирующий/вычитающий дифференциальный счетчик, синхронный делитель частоты для синтезатора. Производится следующая номенклатура микросхем: 74192, 74ALS192, 74F192, 74L192, 74LS192. Технические данные и состояние микросхемы 14194 представлены в таблице 7. Схема представляет собой двоично-десятичный четырехразрядный 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 65 реверсивный счетчик с предварительной установкой. Питание микросхемы представлена в таблице 8. Таблица 7 Технические данные Тип микросхемы 7419 74ALS1 Максимальная тактовая частота, 74F1 74LS1 2 92 92 92 25 25 125 25 65 12 30 19 МГц Ток потребления, мА Состояние микросхемы 74192 Прям Обратн Сбр Загрузка L ой ый счёт ос oad счёт Down Clear 1 0 Функция Up 1 Прямой счёт 1 0 1 Обратны й счёт X X 1 X Сброс X X 0 0 Загрузка 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 66 Таблица 8 2.3 Разработка принципиальной схемы Разработка принципиальное схемы буферной памяти на рисунке 27. Регистр буферной памяти представлена на рисунке 28. Разработанная схема буферной памяти USB порта показана на рисунке 29. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 67 Рисунок 27 - Принципиальная схема тракта данных буферной памяти Рисунок 28 - Принципиальная схема блока управления памяти буферной 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 68 Рисунок 29 - Принципиальная буферной памяти USB порта 2.4 Расчетная часть 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 69 Принципиальная схема БП буферной памяти контроллера шины состоит из 4 регистров, одного счетчика, одного триггера. 2 четырех в ходовых «И» два двухвходовых «И», одного элемента «ИЛИ» и четырех «НЕ». Формула выражения для расчета потребляемой мощности имеет следующий вид P = ∑4i=1 P1i + ∑2i=1 P2i + ∑2i=1 P3i + P4 ∑4i=1 P5i =0,794 P1 = Iпот ∗ Uпот = 0,082 ∗ 5 =0,41 P2 = 0,11Вт P3=0,052Вт P4=0,052Вт P5=0,17Вт Выбираем блок питания для этого устройства Pбп = P + 0,4 ∗ P =0,948 Выходная информация формируется по последовательной схеме P1,P2,P3,P4 время задержки ИМС 74194 составляет t1,0 + t 0,1 Tp = , 2 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 70 где t1,0 время задержки при переходе от 1 к 0; t 0,1 время задержки регистра при переходе от 0 к 1; t1,0 = 50 наносекунд; t 0,1 = 50 наносекунд; Т=4Тр= 200 наносекунд. Заключение Вывод при поступлении сигнала в устройство с внешнего носителя сигнал проходит последовательно, со сдвигом вправо, преобразуясь в регистре в информацию с нужной кодировкой. При передаче сигнала из устройства во внешний носитель сигнал проходит параллельно, поочередно записываясь в шину. Результат получена рабочая схема контроллера USBпорта, по которой можно осуществить, непосредственно, сборку устройства. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 71 Поняты принцип работы контроллера USB-порта, метаморфозы, происходящие с сигналом при прохождении через сие устройство. . 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 72 Список использованных источников 1. Электроника: Учебник для вузов. 5-е издание, перераб. И доп. –СПб.: Питер, 2004. -560 с.: ил.-(Серия «Учебник для вузов»). Бобровников Л. З. 2. Цифровая схемотехника: Учебник для сред.проф. Образования/Ирина Михайловна Мышляева. – М.: Издательский центр «Академия», 2005. – 400 с. Мышляева И. М. 3. Аналоговая и цифровая электроника (полный курс): Учебник для вузов. Под ред. О. П. Глудкина. – М.: Горячая линия – Телеком, 2003. – 786 с.: ил. Опадчий Ю.Ф., Глудкин О. П., Гуров А. И. 4. «Цифровая схемотехника», Угрюмов Е.П. , 2004. 5. Юров В. И. Assembler: Учебник для ВУЗов. СПб: Питер, 2004. 6. С. Т. Хвощ, Н. Н. Варлинский, Е. А. Попов. Микропроцессоры и микроЭВМ в системах автоматического управления/Л., Машиностроение, 1987г. - 640 с. 7. Микропроцессоры и микропроцессорные комплекты интегральных микросхем. Справочник/ В 2 томах. Под ред. В. А. Шахнова. - М., Радио и связь, 1988 г. 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 73 8. Бройдо В. Л. Вычислительные системы, сети и телекоммуникации. СПб.: Питер, 2004. 703 с. 9. Таненбаум Э. Архитектура компьютера. СПб.: Питер, 2002. 704 с. 10. Р. Холланд. Микропроцессоры и операционные системы. Краткое справочное пособие. - М., Энергоатомиздат, 1991 г. 11. Brian В. Evans Arduino Programming Notebook. http://cslibrary.stanford.edu/101/ 12. «Википедия» http://ru.wikipedia.org/ 2204.КП0140.309.ПЗ Изм Лист . № докум. Подп. Дата Лист 74
