Конспект лекций ЦУ и МП - Владивостокский государственный

Министерство образования Российской Федерации
Владивостокский государственный университет
экономики и сервиса
_____________________________________________________________
Н.Н. НОМОКОНОВА
ЦИФРОВЫЕ УСТРОЙСТВА
И МИКРОПРОЦЕССОРЫ
Конспект лекций
Владивосток
Издательство ВГУЭС
2003
1
ББК
32.85
Н 81
Рецензент: Гудаков Г.А., канд. техн. наук, доцент;
Васильев Б.К., канд. хим. наук, доцент
Н 81
Номоконова Н.Н.
ЦИФРОВЫЕ УСТРОЙСТВА И МИКРОПРОЦЕССОРЫ: Конспект лекций. – Владивосток: Изд-во
ВГУЭС, 2003. – 52 с.
В конспекте лекций изложены структура, принцип работы,
выполняемые функции и особенности анализа и синтеза цифровых
устройств комбинационного и последовательностного типов.
Для студентов Института информационных технологий и
технических систем ВГУЭС.
ББК 32.85
© Издательство Владивостокского
государственного университета
экономики и сервиса, 2003
2
ВВЕДЕНИЕ
Курс лекций составлен в соответствии с учебным планом и программой дисциплины «Цифровые устройства и микропроцессоры». Его
издание планируется в двух частях. В целом данная работа будет полезна при изучении цифровой и микропроцессорной техники и выполнении контрольных и курсовых работ студентами специальности
«Бытовая радиоэлектронная аппаратура» [1, 2, 3, 4, 5].
В данной первой части приводится материал десяти лекций, в которых рассматриваются общетеоретические положения по анализу и проектированию цифровых устройств (ЦУ), относительно невысокой
сложности, на основе которых строятся сложные БИС микропроцессоров и микропроцессорного обрамления.
Тематически материал разбит на три основные темы. В первой рассмотрены преимущества цифровых устройств, перечислены области их
применения, кратко отражена история развития технологии цифровых
ИС, а также суть цифровой информации и способы ее преобразования.
Далее раскрываются вопросы теории проектирования и функционирования цифровых устройств комбинационного типа (устройства без памяти). Третья тема посвящена цифровым устройствам с памятью. Приводятся классификация и определение триггеров, счетчиков и регистров. Автор попытался обобщить основные направления развития
цифровой техники, однако читателям необходимо использовать дополнительную информацию из справочной и технической литературы и
воспользоваться возможностями Internet.
3
ТЕМА 1. СПОСОБЫ ПРЕОБРАЗОВАНИЯ
ЦИФРОВОЙ ИНФОРМАЦИИ
Лекция 1. Цифровые устройства
и цифровая информация
Вводная лекция. Цифровая информация и способы ее преобразования. Общие сведения о цифровых устройствах. Справочные данные.
Представление чисел в различных системах счисления
1.1. Цифровая обработка радиосигналов
Все физические процессы, в том числе и радиотехнические сигналы, являются непрерывными (аналоговыми). Часто на практике возникает необходимость преобразования таких сигналов к виду, пригодному для обработки цифровыми устройствами.
Преимущества цифровых методов обработки радиосигналов очевидны и
заключаются в обеспечении высокой точности, стабильности параметров, недостижимых при аналоговой обработке. Цифровые схемы проектируются на основе одного или нескольких типов логических элементов, что существенно повышает технологичность их производства. В то же время аналоговые схемы содержат элементы с разными номиналами и потому требуют настройки. Стабильность цифровых устройств обеспечивается тем, что логические элементы имеют
два устойчивых разграниченных состояния, которые сохраняются даже при
воздействии внешних дестабилизирующих факторов (например температурных).
Обработка сигналов цифровыми методами позволяет достичь прямоугольной формы одного из основных параметров фильтров амплитудно-частотной характеристики.
Рис.1.1. Приведение аналогового сигнала u (t) к цифровому виду n (t)
4
Любой непрерывный сигнал u(t) может быть представлен в цифровом виде путем его дискретизации по времени и квантования по
уровню, как показано на рис. 1.1. При этом естественно возникает вопрос об обратном восстановлении аналогового сигнала без потери информации.
Принцип выбора интервалов дискретизации Т, при которых не
происходит потери аналоговой информации, впервые обоснован
В.А. Котельниковым в 1933 г. [6]. Однако потеря информации может
произойти и при квантовании по амплитуде уже дискретизированного
сигнала, т.к. число уровней квантования N конечно. N выбирается исходя из требуемой точности восстановления аналогового сигнала (например, из соотношения сигнал/шум). Таким образом, сигнал дискретизированный по времени и квантованный по уровню называется цифровым.
Устройства, осуществляющие дискретизацию и квантование непрерывного сигнала, называются аналогоцифровыми преобразователями (АЦП). Для обратного преобразования используются цифроаналоговые преобразователи (ЦАП) [7].
1.2. Некоторые сведения
о цифровых интегральных схемах
Цифровые интегральные схемы (ЦИС) – это электронные устройства, предназначенные для обработки информации, представленной в
виде двоичных чисел. Серии ЦИС (с учетом быстродействия, потребляемой мощности, функциональных возможностей серии) используются
для построения узлов и блоков радиоэлектронной аппаратуры и сложных микропроцессорных систем. В настоящее время перспективными
являются так называемые полузаказные микросхемы высокой степени
интеграции, т.е. большие интегральные схемы (БИС), на кристалле которых в соответствии с определенными правилами расположены
нескоммутированные активные и пассивные компоненты [8, 9].
На практике наиболее часто применяются следующие серии ЦИС:
стандартные ТТЛ (транзисторно-транзисторная логика) серии К133,
К155, КМ155; маломощные с диодами Шоттки К555, КМ555, КР1533;
быстродействующие с диодами Шоттки (ТТЛШ) К531, КР1531; быстродействующие с эмиттерной связью (ЭСЛ) серии 100, 500, К1500. Указанные ИС выполняются по биполярной технологии.
Для получения наиболее высокой степени интеграции используется
МОП технология, основой которой являются полевые транзисторы (металл-окисел-полупроводник). Микросхемы КМОП (комплементарные
пары металл-окисел-полупроводник) технологии имеют минимальное
энергопотребление [10, 11, 12].
5
1.3. Краткие сведения о системах счисления
Некоторые особенности представления чисел в различных системах счисления рассмотрены ниже.
Вспомним, что системой счисления называется система изображения чисел с помощью ограниченного набора символов. Обычно их
представляют в виде последовательности цифр.
В цифровой технике используются позиционные системы счисления. Система счисления называется позиционной, если значение одной и той же цифры
определяется ее позицией в изображении числа по некоторому закону. В соответствии с тем, что цифровые элементы, как уже было сказано выше, могут
находиться в одном из строго заданных устойчивых состояний, в цифровой
технике наибольшее распространение получила двоичная система счисления
(формула 1.1).
(1.1)
X  X n 1 X n  2 .... X 1 X 0 X 1... X  n .
Таблица 1.1
Представление чисел в различных системах счисления
Дес.
2
8
10
16
50
100
1000
5000
двоичн.
10
1000
1010
10000
110010
1100100
1111101000
1001110001000
восьмеричн.
2
10
12
20
62
144
1750
11610
шестн.
2
8
А
10
32
64
3В8
1388
В табл. 1.1 приведено представление некоторых чисел в различных
системах счисления.
Как видно из таблицы, двоичное изображение числа требует большего количества разрядов, чем, например, его десятичное представление. Но, тем не менее, наибольшее распространение в цифровой
технике получила двоичная система счисления. Это обусловлено двумя
факторами. Во-первых, простота двоичной арифметики. Вторым и
наиболее важным достоинством двоичной системы является возможность использования для представления двоичного числа любого простого элемента, имеющего два устойчивых и четко разграниченных
состояния: 0 и 1. Любое число Х в этой системе строится по правилу:
X  X n1 2n1  .... X1 21  X 0 20  X 1 21  .... X n 2n ,
(1.2)
где Хi принимает значения либо 0 либо 1, например:
1100101102=1*25+2*24+0*23+0*22+1*21+1*20+0*2-1+1*2-2+1*2-3=
=51,192510
6
В шестнадцатеричной системе счисления введены специальные
обозначения для цифр больше девяти: десять – А; одиннадцать – В;
двенадцать – С; тринадцать – D; четырнадцать – Е, пятнадцать – F.
Например:
A3.В216  10 *161  3 *160  11*161  2 *162  163.6953125 10
Примеры перевода чисел
из одной системы счисления в другую
Наиболее простым представляется перевод чисел из двоичной системы счисления к системам с основанием 8 и 16 и обратно. Например:
375 8  (011111101 ) 2
.
А7816  (1010011110 00 ) 2
Обратный перевод состоит из двух действий. В зависимости от системы, в которую переводится двоичное число, производится разбиение
разрядов, начиная с крайнего правого – младшего, на триады (к восьмеричной) и тетрады (шестнадцатеричной). Затем каждая из полученных
групп переводится в цифры соответствующей системы счисления.
110 000 111 011 z  6073 8 ,
1100 .0011 .1011 z  C3B16 .
Вопросы и упражнения
1.1. Дайте определение цифрового сигнала.
1.2. Назовите достоинства обработки радиотехнических сигналов
цифровыми методами.
1.3. Что подразумевается под понятием «серия цифровых микросхем»?
1.4. Дайте определение АЦП и ЦАП.
1.5. Переведите числа (А) = 177 и (В) = 53 в двоичную, восьмеричную и шестнадцатеричную системы счисления.
1.6. Определите правила выполнения арифметических операций с
двоичными числами.
1.7. Напишите правила выполнения операции суммирования по модулю два.
7
Лекция 2. Логические функции и тождества
Кодирование цифровой информации. Двоично-десятичные коды.
Логические функции двух аргументов и двухвходовые логические элементы. Функционально полный набор элементов. Элементы Пирса и
Шеффера
2.1. Понятие кодирования цифровой информации
Цифровая информация может быть представлена определенным
набором символов. Этот процесс носит название кодирования, а состав
символов для конкретной цифровой информации является алфавитом
данного кода.
Все коды можно классифицировать на две самостоятельные группы. Коды, использующие все возможные комбинации, – не избыточные
коды. И вторая группа – это коды, в которых используется лишь часть
всех возможных комбинаций, или избыточные коды. Оставшиеся комбинации несут в себе информацию об ошибках в системах обработки и
передачи данных [13, 14].
Указанные коды классифицируются на равномерные и неравномерные, взвешенные и не взвешенные и т.д. Например, натуральный двоичный код является взвешенным кодом, поскольку каждый разряд имеет свой вес, равный степени числа 2.
Существуют различные взвешенные двоично-десятичные коды,
например: 8421, 7421, 5311, 5221, 4421, 4321, 3331.
Для определения символов в различных кодах введено обобщенное
правило:
(2.1)
X10  W3 X 3  W2 X 2  W1 X1  W0 X 0 ,
где символы WЗ... W0 являются постоянными весовыми коэффициентами соответствующего кода; символы ХЗ... ХО – двоичные цифры 1 или
0. В соответствии с формулой в табл. 2.1 приведены комбинации.
Таблица 2.1
X10
8421
4221
Не взвешенный
2421
4221
1
0
1
2
3
4
2
0000
0001
0010
0011
0100
3
0000
0001
0010
0011
0110
4
0000
0001
0010
0011
0110
5
0000
0001
0010
0011
0100
6
0000
0001
0010
0101
1000
8
Окончание табл. 2.1
1
5
6
7
8
9
2
0101
0110
0111
1000
1001
3
0111
1010
1011
1110
1111
4
0111
1110
1111
1100
1101
5
1011
1100
1101
1110
1111
6
0111
1010
1101
1110
1111
2.2 Представление операндов
в прямом, обратном и дополнительном кодах
При выполнении арифметических операций с двоичными числами
операнды представляются специальными кодами, содержащими информацию о знаке числа. Под знаковый, как правило, отводят старший
двоичный разряд числа: если он равен нулю – число положительное,
единице – отрицательное. Простое добавление знакового разряда слева
к двоичному представлению числа означает, что число представлено в
прямом коде. Числа с одинаковым знаком в прямом коде складываются
довольно просто по правилам арифметики. Однако сложение чисел с
разными знаками (т.е. фактически реализация операции вычитания)
выполняется сложнее. Сложим, например, два числа 12 10 и –710:
01100
11000
12
7 .
100011
3

Как видно, вместо того, чтобы получить 5, в результате мы получили бессмысленную информацию. Более простым является вычитание чисел в обратном коде. Этот код (для отрицательных чисел) получается инвертированием всех разрядов прямого кода, кроме знакового.
Попробуем повторить предыдущее действие, используя обратный код:
01100
11001
12
7.
100101
5

Как видно, для получения искомого результата разряд, возникающий в результате переноса из старшего разряда результата, необходимо
прибавить к младшему разряду результата. В этом заключается правило
вычитания чисел в обратном коде. Неудобным является то, что правила
сложения и вычитания (т.е. сложения чисел с разными знаками) в обратном коде являются различными. Для унификации правил вводится
9
так называемый дополнительный код числа: для положительных чисел
его представление совпадает с прямым кодом, для отрицательных берется обратный код, к младшему разряду которого добавляется единица.
Разряд, возникающий в результате переноса из старших разрядов,
просто игнорируется.
2.3. Основные логические функции
Математический аппарат, используемый при проектировании ЦУ, основан
на алгебре-логике (булевой алгебре). Основными функциями булевой алгебры
являются дизъюнкция, конъюнкция и инверсия. Дадим их краткие определения.
Дизъюнкция – это логическое сложение (обозначается знаком V и читается
ИЛИ). Конъюнкция – логическое умножение (обозначается знаком  и
читается И). Инверсия – отрицание (обозначается чертой над аргументом и
читается НЕ).
Данные операции выполняются по вполне определенным правилам,
а именно:
На основе этих постулатов построены тождества булевой алгебры,
приведенные в табл. 2.2.
Таблица 2.2
Логические тождества
№
п/п
Название
Аналитическая запись
1
2
3
1.
Закон сложения с 1
ХVX=1
2.
Закон сложения с нулем
X V 0= X
3.
XVX=X
Законы тавтологии
XX=X
4.
5.
Закон умножения на 1
X  1= X
6.
Закон умножения на нуль
X0=0
7.
XVX=X
Законы дополнительности
XX=X
8.
10
Окончание табл.2.2
9.
10.
Закон двойного отрицания
X=X
X1 V X2 V X0 = X2 (X1 V X0)
Сочетательные зоны
(X2  X1)  X0 = X2  (X1  X0)
11.
12.
X1 V X0 = X0 V X1
Переместительные законы
X1 X0 = X0X1
13.
14.
(X1 V X0)  X2 = X1  X2 V X0  X2
Распределительные законы
X2  X1 V X0 = (X2V X0)  (X1 V X0)
15.
16.
X1  X0 = X0  X1
Теорема Моргана
X1  X0 = X0 V X1
17.
Данные тождества являются основой при построении цифровых
устройств, реализующих различные логические функции
Одна из часто употребляемых логических функций носит название
суммирование по модулю 2 и обозначается знаком  и выполняется по
следующим правилам:
00=0
01=1
10=1
11=0
Замечательной особенностью алгебры-логики является ограниченное число возможных функций. Поскольку каждый аргумент может
принимать лишь одно из двух значений (0 или 1), то число возможных
комбинаций n аргументов составит:
Cn  2n .
Такому числу комбинаций будет соответствовать следующее число
логических функций:
n
Fn  2Cn  22 .
Например, когда число аргументов n= 2, получим 16 различных логических функций.
В табл. 2.3 приведены все возможные логические функции двух аргументов. С помощью этих функций можно построить сколь угодно сложные функции
многих аргументов, а на их основе – цифровые устройства от логических элементов до микропроцессорных систем.
11
Таблица 2.3
Логические функции двух аргументов
2.4. Простейшие логические элементы
Выполнение основных логических функций булевой алгебры осуществляется логическими элементами, условное изображение которых
приведено на рис. 2.1. Для отображения функционирования элементов
составляются таблицы истинности, которые также приведены на рис. 2.1.
Таблицы отражают однозначную связь между состояниями входов и выходов элементов соответственно.
12
Рис.2.1. Условные графические обозначения и таблицы
истинности конъюнктора (а), дизъюнктора (б), инвертора (в)
2.5. Функционально полный набор
Из таблицы 2.3. видно, что любую функцию можно выразить через
три основные функции булевой алгебры. Это, в свою очередь, позволяет
реализовать многовходовые элементы на основе двухвходовых.
Набор функций, достаточный для построения любой сколь угодно
cложной функции, называется функционально-полной системой логических функций, а соответствующий набор элементов – функциональнополным набором логических элементов (ФПН). ФПН являются наборы,
состоящие из конъюнктора, дизъюнктора и инвертора. Такой набор
может состоять из двух элементов или даже одного. Примерами могут
служить представленные на рис.2.2 элементы Пирса и Шеффера, последний из которых является базисным элементом цифровых интегральных микросхем, выполненных на основе транзисторнотранзисторной логики (ТТЛ).
Рис.2.2. Элемент Шеффера (И-НЕ) (а), элемент Пирса (ИЛИ-НЕ) (б),
реализация на элементах Шеффера инвертора (в) и конъюнктора (г)
13
Отметим, что элементы Пирса и Шеффера являются двухступенчатыми логическими элементами, т.к. каждый выполняет две простые
функции.
Вопросы и упражнения
2.1. Для чего предназначено кодирование цифровой информации?
2.2. Представьте числа (А) = 305 и (В) = – 35 в прямом, обратном и
дополнительном двоичном кодах.
2.3. Дайте определения и составьте таблицы представления чисел в
двоично-десятичных кодах 5221 и 4421.
2.4. Назовите основные логические функции и элементы, их реализующие.
2.5. Дайте определение ФПН логических элементов.
2.6. Напишите таблицу истинности трехвходового элемента Шеффера.
2.7. Определите общее число логических функций трех аргументов.
2.8. Приведите правила суммирования по модулю два.
2.9. Составьте таблицу истинности для трехвходового элемента Пирса.
2.10. Исследуйте функциональную полноту набора логических элементов,
реализующих функции неравнозначности и дизъюнкции.
14
ТЕМА 2. ЦИФРОВЫЕ УСТРОЙСТВА
КОМБИНАЦИОННОГО ТИПА
Лекция 3. Цифровые устройства комбинационного типа
Теоретические основы синтеза цифровых устройств. Основы проектирования цифровых устройств. Влияние задержек в логических
элементах на функционирование ЦУ. Временные диаграммы.
3.1. Основы синтеза цифровых устройств без памяти
Цифровые устройства, состояние выходов которых зависит только
от состояний их входов в данный тактовый момент времени, носят
название комбинационных цифровых устройств (КЦУ).
Схемотехника КЦУ основана на совокупности логических элементов, составляющих функционально полный набор. Типичными КЦУ являются: кодопреобразователи (шифраторы и дешифраторы), цифровые компараторы, мультиплексоры.
Состязания сигналов
Проектирование КЦУ проводится на основе математического аппарата булевой алгебры, а это означает, что такой важный параметр, как
время (t) не учитывается. Таким образом, не учитываются физические
процессы, происходящие в реальных схемах. В логических элементах
имеются задержки распространения сигналов, что приводит к нарушению функциональной надежности устройств во время переходных процессов. Задержками обусловлены «состязания» сигналов, которые вызывают неустойчивую работу цифровых устройств. Таким образом,
возникает техническое противоречие между математическим моделированием устройств и их реальным функционированием. Состязания сигналов подразделяются на статические и динамические. Состязания
называются статическими, если для двух последовательных состояний
входов состояние выхода должно остаться неизменным.
3.2. Способы борьбы с состязаниями сигналов
Для разрешения этого противоречия применяются следующие способы:
1. Подбор задержек элементов таким образом, чтобы задержки
в различных ветвях распространения сигнала стали бы равными
Для устранения эффекта состязаний в схеме по данному методу необходимо уравнять задержки в ветвях распространения сигнала. Для этого в одну ветвь
вводим повторитель, имеющий такую же задержку, как и остальные элементы
(рис. 3.1).
15
Рис. 3.1. Синтез КЦА, свободного от состязаний, подбором задержек элементов
на входе X1 за счет введения повторителя
При переключении сигнала DD5 сигналы на выходах элементов
DD2 и DD3 изменяются одновременно.
2. Введение дополнительной синхронизации
Этот метод базируется на том, что сигнал на выходе устройства, в
котором возникает эффект состязаний, через определенное время принимает правильное значение. Следовательно, если передавать информацию потребителю после завершения переходных процессов, то можно
избежать неприятных последствий эффекта состязаний. Для этого в
устройство вводят дополнительный логический элемент, который передает сигнал с выхода устройства, если сигнал синхронизации С= =1 равен
единице, и имеет состояние «нуль», если С=0.
Из приведенного анализа схемы следует, что через ЗТз.ср на ее выходе сигнал принимает правильное значение (переходные процессы
завершились). Таким образом, необходимо, чтобы сигнал синхронизации (С=1) появлялся не ранее, чем через 3Tср после изменения значений сигналов на входах.
Схема устройства с дополнительной синхронизацией приведена на
рис. 3.2.
Рис. 3.2. Синтез КЦА, свободного от состязаний, введением синхронизации
Дополнительно введенный элемент DD5 обеспечивает связь между
цифровым устройством, в котором возникает эффект состязаний, и потребителем информации.
16
3. Введение логической избыточности
Схема устройства в базисе элементов Шеффера представлена на
рис. 3.3.
Рис. 3.3. Синтез КЦА, свободного от состязаний,
введением логической избыточности
При переключении сигнала на входе X1 в данной схеме состязания
не возникают, поскольку дополнительно введенный элемент DD5 не
изменяет своего состояния (0), что блокирует элемент DD4. Таким образом, удалось построить схему, свободную от состязаний, путем введения избыточности (дополнительно введен элемент DD5).
Устранение состязаний сигналов в цифровых устройствах требует внесения
избыточности в схему, т. е. введение дополнительных элементов, и поэтому оно
может быть рекомендовано только в том случае, когда состязания приводят к
нежелательным последствиям.
Примечание. В работе приводятся примеры схем из следующих литературных источников [15, 16].
Вопросы и упражнения
3.1. Дайте определение цифровых устройств комбинационного типа.
3.5. Объясните, чем обусловлен эффект состязаний в цифровых
устройствах.
3.6. Синтезируйте цифровое устройство, иллюстрирующее способ
устранения состязаний методом подбора задержек элементов.
17
Лекция 4. Кодопреобразователи и компараторы
Цифровые кодопреобразователи. Применение. Условное графическое обозначение устройств. Схемы. Таблицы истинности
В этой лекции рассматриваются кодопреобразователи комбинационного
типа. По определению кодопреобразователь осуществляет перевод кода входного числа в иной код на выходе. Разработка таких связующих звеньев, как кодопреобразователи обусловлена тем, что:
– взаимосвязанные ЦУ могут работать в различных кодах;
– ЦУ и оконечные устройства (например индикаторы) почти всегда
работают в различных кодах;
– ЦУ и входные устройства (клавиатура) также используют различные коды.
В соответствии с этим кодопреобразователи подразделяются на
кодопреобразователи общего вида, дешифраторы и шифраторы.
Далее будут рассмотрены схемы шифраторов и дешифраторов.
4.1. Шифраторы (CD – coder)
Шифраторы – это кодопреобразователи, осуществляющие преобразование входного кода «1 из m» в двоичный или двоично-десятичный код.
Наиболее часто шифраторы применяются для кодирования сигналов от клавиатуры в устройствах с небольшим числом кнопок. Например, с помощью шифратора К155ИВ1 можно передать сигналы от восьми кнопок по трем линиям (рис.4.1).
ИС К155ИВ1 является не просто кодопреобразователем сигнала «1 из 8» в
двоичный код, а приоритетным шифратором: при несоответствии входных сигналов указанному коду (например, в схеме на рис. 4.1 нажато более одной кнопки) код на выходе соответствует нажатой кнопке с максимальным номером.
Рис.4.1. Применение шифратора в клавиатуре
18
4.2 Дешифраторы (DC от слова decoder)
Можно сказать (и это было действительно так в первые годы развития цифровой микросхемотехники), что дешифраторы выполняют
функцию, обратную шифраторам: преобразуют входной двоичный код в
код «1 из m».
Дешифраторы выполняют функции, обратные функциям шифраторов, т. е. осуществляют преобразование входного числа, представленного
в натуральном двоичном коде, в код «I из т». Иными словами, дешифратор при наличии определенной комбинации на входах обеспечивает появление логической единицы на одном из его выходов (рис. 4.2,а).
В дешифраторах часто используется синхронизация, разрешающая выработку выходных сигналов только в присутствии разрешающего сигнала С=1 (на
рис. 4.2,б показан пунктиром).
Рис. 4.2. Дешифратор: условное обозначение (а) и схема (б)
В отсутствии разрешающего сигнала (С=0) на всех выходах дешифратора устанавливает сигнал логический ноль независимо от сигнала на информационных входах.
Сфера применения дешифраторов значительно шире, чем шифраторов, тем не менее основная часть их применяется для управления индикаторными устройствами. При этом входным кодом является, как правило,
двоичный код числа, которое нужно отобразить на индикаторе, а выходным – управляющий код индикатора, в большинстве своем не являющийся кодом «1 из m». Типичным примером является ТТЛ-дешифратор
К514ИД2, предназначенный для управления семисегментным индикатором. Схема включения этого дешифратора приведена на рис.4.3.
19
Рис. 4.3. Схема включения дешифратора К514ИД2
Так как подобные дешифраторы самостоятельного применения не
имеют, их в последнее время объединяют либо с индикаторными
устройствами (семисегментные индикаторы со встроенным дешифратором серии 490), либо со счетчиками (разнообразные счетчикидешифраторы серий К176, К561). Последние уже не являются комбинационными устройствами, т.к. содержат в себе счетчики и часто элементы памяти. Тем не менее, часть этих ИС, отвечающая за дешифрацию,
является комбинационной.
Классические дешифраторы, преобразующие входной код в код «1
из m», широко применяются также в микропроцессорной технике в
качестве формирователя сигналов выборки периферийных микросхем
микропроцессорного комплекта. Подробнее применение дешифраторов
в этом качестве будет рассмотрено во второй части пособия [17, 18].
4.3. Цифровые компараторы
Компараторы (устройства сравнения чисел) выполняют операцию
определения отношения между двумя числами (рис. 4.4). Основными
отношениями можно считать «равно» и «больше». Другие отношения
могут быть определены через основные. Устройства сравнения на равенство строятся на основе поразрядных операций над одноименными
разрядами сравниваемых чисел.
Компараторы находят широкое применение в системах цифровой
обработки радиотехнических сигналов.
Обычно оказывается удобным иметь на выходе компаратора все
три возможных признака сравнения Ул=в, Ул<.в и Ул>в- В этом случае
функционирование компаратора двухразрядных двоичных чисел (операндов) определяется по табл. 4.1.
20
Таблица 4.1
Таблица истинности компаратора
А
а1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1
В
а0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1
в1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1
в0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
УА  1
0
1
1
1
0
0
1
1
0
0
0
1
0
0
0
0
Выходы
УА = В
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1
УА  В
0
0
0
0
1
0
0
0
1
1
0
0
1
1
1
0
На рис. 4.4 приведена схема компаратора СП1, имеющего 11 входов.
Четыре пары входов принимают для анализа два четырехразрядных числа
А и В. Три входа xA>B, хA<B, xA=B необходимы для наращивания разрядности компаратора. Компаратор имеет три выхода результатов сравнения
yA<B, yA>B, yA=B. Пять последних строк (табл. 4.1) отображают режим наращивания разрядности, которое может быть последовательным или параллельным. Так, с помощью двух компараторов СП1 можно сравнивать два
восьмиразрядных числа.
Рис. 4.4. Условное графическое обозначение компаратора
Для реализации более сложных алгоритмов сравнения используют специализированные компараторы в интегральном исполнении.
 Самостоятельно разобрать работу компаратора серии К555СП1.
21
4.4. Мультиплексоры (MUX от слова multiplexor)
Мультиплексором называется КЦА, осуществляющий передачу логического сигнала с одного из информационных входов на выход в зависимости от комбинации сигналов на управляющих входах. Мультиплексоры используются как многопозиционные переключатели для
выборки цифровых каналов или как логические схемы, реализующие
любые функции трех (четырехвходовой мультиплексор), четырех
(восьмивходовой мультиплексор) и более переменных.
Рис. 4.5. Мультиплексор: условное обозначение (а),
таблица истинности (б) и схема (в)
Функционирование четырехвходового мультиплексора можно
представить таблицей истинности (рис. 4.5,б), в которой информационные входы обозначены буквами Z, а управляющие – a.
Данное устройство может быть построено, например, на элементах
Шеффера (рис. 4.5,а). С целью расширения функциональных возможностей в мультиплексор вводится дополнительный управляющий вход
синхронизации (на рис. 4.5,в показан пунктиром).
 Методы увеличения числа входов мультиплексоров рассмотреть
самостоятельно на примере микросхемы ТТЛ технологии серии КП7.
Вопросы и задания
3.1. Заполните таблицу истинности дешифратора двоичного кода в
код «1 из 4».
3.2. Перечислите входы цифрового компаратора, предназначенные
для наращивания разрядности.
3.3. Нарисуйте схему элемента Пирса, реализованного на четырехвходовом
мультиплексоре.
3.4. Приведите примеры использования шифраторов и дешифраторов.
22
ТЕМА 3. ЦИФРОВЫЕ УСТРОЙСТВА
ПОСЛЕДОВАТЕЛЬНОСТНОГО ТИПА
Лекция 5. Триггеры
Определение. Классификация. Применение. Схемы. Вопросы взаимозаменяемости триггеров.
5.1. Классификация
В ЦУ последовательностного типа значения выходных сигналов в данный
момент времени определяются значениями входных сигналов в этот же и в
предшествующие моменты времени. Предыстория значений входных сигналов
фиксируется во внутренних элементах памяти ЦУ.
Рис 5.1. Классификация триггеров
Триггерами принято называть цифровые последовательностные
устройства, которые могут находиться в одном из двух устойчивых
состояний и переходить из одного состояния в другое под воздействием входных сигналов. Состояние триггера определяется сигналом на
выходе Q. Часто триггеры имеют дополнительный инверсный выход Q.
Входы триггеров подразделяются на информационные и управляющие.
Триггеры отличаются друг от друга выполняемыми функциями,
схемой построения, способом управления и т.д. Эти признаки являются
основой для их классификации (рис. 5.1).
Классификация триггеров по виду выполняемой логической функции является наиболее важной, поскольку она позволяет определить
пригодность данного триггера для выполнения тех или иных операций.
23
Несмотря на потенциальное многообразие видов триггеров, на
практике применяются четыре основных типа:
– RS-триггер – триггер с раздельной установкой состояний;
– информационный D-триггер;
– счетный Т-триггер;
– универсальный JK-триггер.
По способу записи информации триггеры можно разделить на синхронные, асинхронные и универсальные. Состояние выходов синхронных триггеров изменяется лишь в момент прихода разрешающего сигнала на вспомогательный вход синхронизации (или тактирующий вход),
при необходимом сочетании сигналов на информационных входах.
Асинхронные триггеры не имеют тактирующего входа, и их состояние
меняется в момент изменения информационных входных сигналов. В
универсальных триггерах имеются как асинхронные, так и тактирующие входы.
Кроме того, триггеры можно разделить на устройства с потенциальным и динамическим управлением. В триггере с потенциальным
управлением активным (управляющим, единичным) сигналом считается
постоянный входной сигнал. В триггере с динамическим управлением
активным считается не уровень, а перепад управляющего сигнала. Существуют триггеры управляемые как положительным, так и отрицательным перепадом входного сигнала (рис.5.2).
Рис.5.2. Преобразования триггеров
5.2. Основные параметры триггеров
Подбор типа триггера для использования в качестве функционального элемента схемы не обходится без определения его параметров.
Основные параметры триггеров в интегральном исполнении приводятся
в справочниках и как паспортные данные. К ним относятся:
– нагрузочная способность (N) определяется числом элементов, которые можно подключить к выходу триггера без ущерба функционированию;
24
– задержка переключения триггера Тз.тр (временной интервал между
моментами поступления сигнала на вход и реакцией на выходе на этот
сигнал);
– разрешающее время триггера Т тр (минимальный интервал времени между входными сигналами, при котором не нарушается нормальное функционирование триггера);
– максимальная частота переключения триггера Fmax = 1/Tmax
5.3. Взаимозаменяемость триггеров
На практике часто встречаются ситуации, когда необходим триггер
одного типа, а в наличии имеются другие, тогда, изменяя варианты подключения выходов триггера к его входам, можно получить желаемый
результат. Например, если D-триггер имеет синхронизирующий вход с
динамическим управлением и инверсный выход, на его основе можно
реализовать Т-триггер. На базе универсального JK-триггера можно построить триггер любого типа. На рис. 5.2,а,б,в приведены схемы реализации Т-триггера из D-триггера и D- и Т-триггеров на базе JK-триггера
соответственно.
25
Лекция 6. Схемы триггеров
6.1. Триггер с установочными входами – RS-триггер
(SET – устанавливать, RESET – восстанавливать)
Триггером RS типа называют триггер, имеющий два информационных входа R и S. При S=1, R=0 на выходе триггера появляется «1»
(Q=1), при S=0, R=1 состояние «0» (Q=0), а при S=0, R=0 сохраняется
предыдущее состояние. Данный тип триггеров может быть как синхронным, так и асинхронным. Управление записью информации осуществляется как статическим способом, так и динамическим. Самым
простым является асинхронный RS-триггер, который является элементарной ячейкой для построения других типов триггеров и называется
конъюнктивной бистабильной ячейкой (КБЯ).
Асинхронный RS-триггер
со статическим способом управления записью
Таблица 6.1
Функционирование асинхронного RS-триггера
Rn
Sn
Qn
Qn+1
Операции, выполняемые триггером
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
1
1
0
0
*
*
Хранение информации
Хранение информации
Установка «1»
Подтверждение «1»
Подтверждение «0»
Установка «0»
Не определена
Не определена
У асинхронного триггера нет входа синхронизации. Выше приведена таблица функционирования триггера (табл. 6.1), в которой Rn, Sn –
это сигналы на входах в данный тактовый момент времени, состояние
на выходе в это же время – Qn, а Qn+1 – состояние, в которое он переключится под воздействием сигналов на информационных входах.
При Sn=1 и Rn=0 триггер переходит в состояние «1», либо изменяя
свое предыдущее состояние из «1» в «0», либо сохраняя его, если до
этого он находился в состоянии «1» (Qn=1). Следует вывод, что вход S –
вход установки триггера в «1».
Вход R – вход, установки триггера в «0», т.к. при подаче сигналов
Rn=1, Sn=0 триггер в любом случае принимает состояние «0». При комбинации сигналов на информационных входах триггера Rn=Sn=1 его
функционирование не определено и поэтому такая ситуация на входах
26
запрещена. Хранение предыдущего состояния осуществляется, когда
выполняется равенство Rn и Sn =0.
Асинхронный RS–триггер (рис. 6.1) может быть реализован на элементах Пирса (КМОП технология) или Шеффера (ТТЛ технология).
Асинхронный RS-триггер на элементах Пирса состоит из двух логических элементов DD1 и DD2. Именно такой триггер носит название КБЯ.
Рис. 6.1. Асинхронный RS-триггер: а – условное обозначение;
б – схема на элементах Пирса; в – схема на элементах Шеффера
Параметры асинхронного RS-триггера
Наиважнейшим параметром любой цифровой схемы является
быстродействие. Для его определения проведем анализ функционирования RS-триггера КМОП технологии, используя временные диаграммы
(рис. 6.2). Знаком ~ – «тильда» обозначена задержка появления сигналов
на выходе триггера.
Пример. Пусть до момента t1 на входах действуют сигналы, равные
нулю (R=S=0). Тогда состояние триггера определяется предыдущими
сигналами на его входах. Допустим предыдущее состояние равно 1,
тогда на выходе Q состояние «0». Пусть через некоторое время на вход
R поступил сигнал «1», а на входе S по-прежнему действует «0». В триггере начнутся переходные процессы, и через Тз.ср (среднее время задержки логических элементов DD1 и DD2) на выходе Q появится сигнал
«0». Поступив на вход элемента DD2, этот сигнал вызовет его переключение. Еще через Tз.ср на его выходе появится сигнал «1». На этом процесс переключения триггера завершится.
27
Рис. 6.2. Временные диаграммы сигналов
асинхронного RS-триггера на элементах Пирса
Аналогично происходит переключение триггера в «1», когда в момент времени t2, на его информационные входы поданы сигналы R=0,
S=1. В момент t3 на входы триггера подана запрещенная комбинация
(R=S=1). В этом случае оба логических элемента DD1 и DD2 перейдут
либо в состояние «0», либо «1». Появилась неопределенность в работе
триггера, поэтому такое сочетание сигналов на информационных входах
данного триггера запрещена.
Проведенный анализ позволяет установить параметры быстродействия асинхронного RS-триггера на элементах Пирса
Tз.тр.  2Т з.ср , Т тр  2Т з.ср.
Анализ схемы RS-триггера на двух элементах Шеффера студенты
проводят самостоятельно. Следует обратить внимание на то, что входы
такого триггера являются инвертированными.
Здесь лишь приведем его схему (рис. 6.3), таблицу функционирования (табл. 6.2) и параметры быстродействия.
Рис. 6.3. Асинхронный RS-триггер с инвертированными входами:
а – условное обозначение; б – схема
28
Запрещенной в этом случае является комбинация сигналов на входах R=S=0 и установка в соответствующее состояние производится не
сигналом «I», как это было в RS-триггере на элементах Пирса, а сигналом «0». Такой триггер носит название конъюнктивной бистабильной
ячейки (КБЯ) и является, как и RS-триггер, на элементах Пирса основой
для построения сложных устройств.
Таблица 6.2
Функционирование RS-триггера с инвертированным входами
б)
a)
Rn
Sn
Qn+1
0
0
1
1
0
1
0
1

0
1
Qn
Операции,
выполняемые триггером
Не определена
Установка «0», подтверждение «0»
Установка «1», подтверждение «1»
Хранение информации
QnQn+1
Rn
Sn
0
01
10
11
*
1
0
1
1
0
1
*
Параметры быстродействия такие, как у асинхронного RS триггера
на элементах Пирса.
Tз.тр.  2Т з.ср , Т тр  2Т з.ср.
Синхронный RS-триггер
Синхронный RS-триггер отличается от асинхронного тем, что информация в него записываются только тогда, когда есть разрешающий
сигнал на тактовом входе С. На практике в качестве разрешающего может
быть сигнал «0», «1» или перепады (положительный 01 или отрицательный 10). При запрещающем сигнале на информационном входе
триггер осуществляет хранение информации (табл. 6.3).
Таблица 6.3
Функциональная схема синхронного RS-триггера
Сn
Rn
Sn
Qn+1
Операции, выполняемые триггером
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Qn
Qn
Qn
Qn
Qn
1
0
*
Хранение информации
Хранение информации
Хранение информации
Хранение информации
Хранение информации
Установка «1», подтверждение «1»
Установка «0», подтверждение «0»
Не определена
29
Для синхронного RS-триггера запрещенной является комбинация
сигналов R=S=1, если на тактирующем входе присутствует разрешающий сигнал.
Договоримся обозначать разрешающий сигнал на тактовом входе
«0» только в том случае, когда он действительно является таковым согласно паспортным данным. Все остальные варианты будем обозначать
в таблицах «1».
Проведем анализ работы синхронного RS-триггера на элементах
Шеффера, для чего поочередно подадим на входы сигналы в такой последовательности как указано на рис 6.4б. При С=0 никакие сигналы на
информационных входах не изменяют состояние триггера.
Рис. 6.4. Синхронный RS-триггер: а – условное обозначение, б – схема
Если С=1 является разрешающим, то триггер начнет переключаться
согласно комбинации сигналов на его информационных входах R и S
Заметим, что при С=1 элементы Шеффера DD1 и DD2 вырождаются в
инверторы сигналов S и R, а весь триггер – в асинхронный RS-триггер.
Из проведенного анализа следует, что длительность переходных процессов в триггере составляет 3 Тз ср, а задержка переключения и разрешающее время триггера
Т з.тр  3Т з.ср , Т тр  3Т з.ср.
6.2. Триггер задержки – D (от английского слова delay)
Триггером задержки называется триггер, состояние которого в последующий тактовый момент равно сигналу, действующему в настоящий момент на информационном входе D.
Асинхронный D-триггер
Из таблицы функционирования (табл. 6.4) видно, что функцию такого триггера выполняет повторитель и информацию не хранит, поэтому в цифровой технике практически не используется.
30
Таблица 6.4
Функционирование асинхронного D-триггера
Dn
Qn+1
0
1
0
1
Синхронный D-триггер
Данный триггер широко используется при построении различных
цифровых устройств, например ячеек памяти. Ниже приведены таблица
функционирования (табл. 6.5) и характеристическая таблица (табл. 6.6).
Таблица 6.5
Функционирование синхронного D-триггера
Cn
Dn
Qn+1
0
0
1
1
0
1
0
1
Qn
Qn
0
1
Операции, выполняемые
триггером
Хранение информации
Хранение информации
Установка «0», подтверждение «0»
Установка «1», подтверждение «1»
Таблица 6.6
Характеристическая таблица D-триггера
Qn  Qn+1
Dn
0
0
1
1
0
1
0
1
0
1
0
1
Характеристическое уравнение синхронного D-триггера.
D-триггер с динамическим способом управления
Пусть разрешающим сигналом по тактовому входу будет «1». При
С = 1 D-триггер со статическим способом управления переходит в режим асинхронной работы, поэтому чаще используют D-триггеры с динамическим способом управления.
31
Рассмотрим работу триггера с использованием временных диаграмм (рис. 6.5).
Пусть на входах присутствуют сигналы «1» (R=S=1). До момента t2
С=0 и триггер находится в режиме хранения информации. Сигналы х2 и
х3, влияющие на работу выходной КБЯ, при изменении сигнала на информационном входе D в момент времени t=t1 не изменяют своего значения и остаются равными «1».
По диаграммам (рис. 6.5) определяем параметры D-триггера. Задержка переключения триггера равна: Тз.тр=ЗТз.ср. Для нахождения разрешающего времени триггера (Ттр) необходимо организовать режим
повторяющегося переключения триггера. Видно, что период поступления сигналов на вход синхронизации складывается из двух частей: То
(когда на тактовом входе низкий потенциал) и T1 (когда – высокий). Для
нахождения Ттр необходимо найти минимально возможные длительности Т0 и T1 и тогда Т тр  Т 0 min  T1 min .
Рис. 6.5. Временные диаграммы сигналов синхронного D-триггера
с динамическим управлением
Минимальные длительности T0min и T1min определяются переходными процессами. При разрешающем сигнале на входе С=1 в триг32
гере происходит процесс переключения, который занимает интервал
времени не более чем 3 Тз.ср. Отсюда
T1 min  3Tз.ср  Т з.тр .
При С=0 в триггере происходит процесс изменения состояний в
управляющих КБЯ, который может длиться максимально ЗТ з.тр.
Т 0 min  3Т з.ср  Т1 min
Разрешающее время триггера:
Т тр  Т 0 min  Т1 min  6Т з.ср  2Т з.ср , Fтр 
33
1
.
2Т з.тр.
Лекция 7. Счетный триггер и JK-триггер
Схемы, временные диаграммы, характеристики
7.1. Счетный триггер
(от английского слова topple – кувыркаться)
Счетным триггером называется триггер, имеющий один информационный вход Т, при подаче сигнала на который триггер меняет свое
состояние на противоположное. Счетный триггер находит широкое
применение в микропроцессорной технике (например счетчик команд в
микропроцессоре).
Асинхронный Т-триггер
На практике в основном используются двухступенчатые триггеры,
построенные по схеме основной – вспомогательный (рис. 7.1).
Рис. 7.1. Асинхронный двухступенчатый Т-триггер: а – схема,
б – условное обозначение, в – временные диаграммы
34
Первый триггер называется основным, второй – вспомогательным.
Выходы вспомогательного триггера являются выходами всего Т-триггера.
Проанализируем работу триггера по временной диаграмме. При t<.t1 (Т
= 0) в триггере выполняются два условия:
1) разрешена перезапись информации из основного триггерa вo
вспомогательный, так как сигнал на тактовом входе вспомогательного
триггера (Св) равен единице: Св=Т=l, при этом на входах Rв и Sв действуют сигналы с выходов основного триггера Р и Р;
2) запрещена запись информации в основной триггер, т.к. T = Со = 0.
В следующий момент времени (t>t1) на входе Т действует сигнал
«1», и выполняются два других условия:
1) осуществляется запись новой информации в основной триггер,
поскольку Со=Т=1. В основной триггер при Т=1 запишется информация,
инверсная по отношению к выходному сигналу. Через время, равное
времени задержки переключения основного триггера, новый сигнал
появится на его выходах;
2) перезапись информации из основного триггера во вспомогательный запрещена, так как Св=Т=0.
Таким образом, переключение триггера происходит в два этапа – сначала (при Т = 1) происходит запись в основной триггер, а затем (при Т = 0)
новая информация переписывается во вспомогательный триггер и появляется на выходе устройства. Сигналом, вызывающим переключение
триггера, является составной сигнал (высокое напряжение на первом
этапе и низкое на втором), т.е. это триггер с динамическим способом
управления по отрицательному перепаду.
Определим параметры быстродействия триггера. Под задержкой
переключения данного двухступенчатого триггера понимается интервал времени между моментом подачи отрицательного перепада на вход
и моментом появления сигнала на выходе. Для двухступенчатого триггера задержка переключения вызвана длительностью перезаписи информации из основного триггера во вспомогательный:
Т з.тр  Т зв .
Разрешающее время определится из выражения:
Т тр  Т 0 min  Т1 min  Т зв  Т з 0 .
Из временных диаграмм видно, что Т-триггер умножает период Твх
или делит частоту Fвх следования входных сигналов на два:
Т вых  2Т вх ; Fвых 
1
Т вых

Fвх 1 1

.
2
2 Т вх
При С=Т=1 происходит запись инвертированного сигнала с выхода
Q в основной триггер (один из сигналов Rо или So становится равным
нулю) и запрещается перезапись информации из основного во вспомогательный триггер, так как сигнал «0» с выхода Rо или So,, поступая на элементы DD5 и DD6, вызывает их переключение в состояние «I» независи35
мо от сигнала Р. Сигналы Rв = Sв = 1 не изменяют состояния триггера с
инвертированными входами (он реализует режим хранения информации).
Из временных диаграмм рис 7.2в можно определить параметры
быстродействия триггера
Т з.тр  Т зв  4Т г.ср , Т тр  Т зс  Т зв  3Т з.ср  4Т г.ср
Как видно из схемы рис 7.2а, данный триггер является универсальным, т. е. при С=1 триггер превращается в асинхронный двухступенчатый Т-триггер. На рис. 7.2б отображена работа триггера в синхронном и
асинхронном режимах.
Рис. 7.2. Синхронный двухступенчатый Т-триггер: а – схема; б – условное
обозначение; в – временные диаграммы сигналов триггера, работающего
в синхронном (t<t4) и асинхронном (t>t4) режимах
Отметим, что при работе в синхронном режиме сигналом на информационном входе триггер управляется статически, т.е. наличие высокого напряжения на входе Т воспринимается триггером как единица в
течение всего времени его действия, а по входу С разрешающим сигналом будет составной сигнал с отрицательным перепадом, т. е. управление по тактовому входу динамическое. При работе в асинхронном ре36
жиме (С=1) триггер воспринимает сигнал на информационном входе не
в течение всего времени, а только при совершении им перехода 10.
7.2. JK-триггер (jark – внезапное включение
и kill – внезапное отключение)
Триггером JK типа называется триггер с двумя информационными
входами J и К., который при J = K =1 осуществляет инверсию предыдущего
состояния, а в остальных вариантах функционирует как RS-триггер, причем входу J соответствует вход S, входу К – вход R.
Асинхронный JK-триггер
Таблица 7.1
Функционирование асинхронного JK-триггера
Jn
Kn
Qn+1
0
0
1
1
0
1
0
1
Qn
0
1
Qn
Операции, выполняемые триггером
Хранение информации
Установка «0», подтверждение «0»
Установка «1», подтверждение 1
Инверсия
Таблица 7.2
Характеристическая таблица JK-триггера
Qn Qn+1
0
0
1
1
0
1
0
1
Jn
Kn
0
1
*
*
*
*
1
0
JK-триггер осуществляет при одной из комбинаций входных аргументов
инверсию своего предыдущего состояния и поэтому его реализация со статическим способом управления практически не используется.
Данный триггер управляется отрицательным перепадом (10). Так,
например, чтобы установить триггер в состояние «1», необходимо на
вход J подать единицу (K=0) (при этом происходит запись в основной
триггер) и затем – сигнал «0» (сигнал «1» переписывается из основного
триггера во вспомогательный). Таким образом, под сигналом «1» на
входах J и K двухступенчатого триггера необходимо понимать сигнал
вида 10, что означает отрицательный перепад напряжения.
Параметры быстродействия асинхронного двухступенчатого триггера совпадают с соответствующими параметрами Т-триггера.
Анализ работы синхронного JK-триггера провести самостоятельно.
37
Лекция 8. Счетчики
Классификация. Параметры и характеристики. Модуль счета.
Суммирующий счетчик. Схемы и таблицы функционирования.
8.1. Определение, основные характеристики
и классификация счетчиков
Счетчиком называется цифровой автомат последовательностного
типа, осуществляющий счет и хранение числа подсчитанных сигналов.
Счетчики находят весьма широкое применение в радиотехнических
системах и микропроцессорной технике для построения устройств синхронизации, осреднения, накопления и т. д. Кроме этого, счетчики используются в качестве делителей частоты следования импульсных последовательностей.
Параметры счетчиков
Одним из основных параметров счетчика является модуль счета
(Mсч). Модуль счета Мсч – это число, характеризующее количество различных состояний счетчика. После поступления Мсч счетных сигналов
счетчик возвращается в исходное состояние.
Fсч 
1
Tсч
Быстродействие счетчиков характеризуется двумя параметрами:
Тсч – разрешающее время счетчика и Туст – время установления кода
счетчика.
Разрешающее время счетчика Тсч – это минимальный период поступления счетных сигналов, при котором не происходит ошибок в счете. Разрешающее время определяет максимальную рабочую частоту
счетчика.
Время установления кода счетчика Туст – это интервал времени
между поступлением счетного сигнала на вход счетчика и установлением
соответствующей кодовой комбинации на выходах счетчика. Поскольку
при работе счетчика этот интервал зависит от конкретной кодовой комбинации (от того, какие триггеры переключаются), за Туст принимается максимальный интервал времени, который имеет место при работе счетчика
на всех возможных кодовых комбинациях.
8.2. Классификация счетчиков
По схемным решениям счетчики отличаются назначением, типом и
количеством используемых триггеров, организацией связей между ними, порядком смены состояний и другими особенностями структуры и
38
режимов работы. В соответствии с этими признаками производится
классификация счетчиков.
Классификация счетчиков по модулю счета. Критерием, по которому различаются счетчики, является модуль счета (рис. 8.1). Счетчик
двоичный (Ксч=2m) считает все возможные числа, которые могут быть
представлены m-разрядным двоичным кодом. Недвоичные счетчики
(Ксч2m). Отдельную группу недвоичных счетчиков составляют двоично-десятичные счетчики (Kсч=10m).
Рис. 8.1. Классификация счетчиков по модулю счета
Классификация счетчиков по направлению изменения состояний. Каждой кодовой комбинации на выходах счетчика ставится в соответствие некоторое число, отражающее количество подсчитанных счетных сигналов (рис. 8.2).
Рис. 8.2 Классификация счетчиков
по направлению изменения состояния
В суммирующих счетчиках число на выходе увеличивается при поступлении счетных сигналов, т. е. осуществляется суммирование счетных сигналов. В вычитающих счетчиках число на выходе уменьшается
после каждого поступающего счетного сигнала Реверсивные счетчики
являются устройствами, сочетающими в себе свойства двух описанных
типов счетчиков.
Классификация счетчиков по способу переключения разрядов. В
зависимости от соединений триггеров между собой и с входом счетчика
его функционирование будет различным. Если при поступлении счетного сигнала триггеры всех разрядов счетчика переключаются одновре39
менно (или параллельно), то такой счетчик является счетчиком с синхронным (параллельным) способом переключения разрядов (рис. 8.3).
Асинхронные счетчики могут быть последовательными, т. е. такими, у которых триггер последующего разряда переключается сигналом с
предыдущего.
Рис. 8.3. Классификация счетчиков
по способу переключения разрядов (организация переносов)
Счетчики с комбинированным способом переключения разрядов
сочетают в себе какие-либо перечисленные способы, например, группы
триггеров между собой связаны последовательно, а переключаются
синхронно.
8.3. Синхронные двоичные счетчики
Количество разрядов счетчика m в общем случае зависит от кода и
может быть определено формулой
m ] log 2 K сч [ .
Скобки означают, что значение логарифма округляется до большего ближайшего целого числа. Для двоичных счетчиков
m  log 2 K сч .
Рассмотрим пример.
Синхронный двоичный суммирующий счетчик, работающий в коде
4–2–1 с модулем счета, равным 8. В данном случае
m  log 2 8  3 .
Схема синхронного двоичного счетчика
Уравнения входов младшего разряда имеют максимально простой
вид (Jо = Kо =1) и поэтому для их реализации достаточно подключить
все входы Jо и Ко триггера к генератору единицы. Входы J1 и K1 триггера первого разряда могут быть подключены двумя способами: соединением всех входов с выходом триггера младшего разряда (рис.
8.4) или соединением одного входа j1 и одного входа К1 к выходу Q0
40
младшего разряда и подключением всех оставшихся входов к генератору единицы.
Рис. 8.4. Схема синхронного суммирующего двоичного счетчика
Аналогично производится соединение информационных входов
триггера старшего разряда.
Проведем анализ функционирования по временным диаграммам
(рис. 8.5). Пусть на вход Тс постоянно поступают счетные сигналы в
виде колебаний с периодом Тn. Будем считать, что счетчик построен на
двухступенчатых JK-триггерах. При сигнале на входе Тс, равном 1 (tt1),
в основной триггер двухступенчатого триггера младшего разряда будет
произведена запись информации (С0= Тс= 1, J0=K0=1), в данном случае
будет записана 1. При Тс=1 (tt1) произойдет перезапись этой информации из основного триггера во вспомогательный, и она появится на выходе триггера младшего разряда через время записи информации во
вспомогательный триггер Тзв или через время задержки переключения
триггера Тз.тр. состояния основных триггеров первого и второго разрядов в этом такте не изменятся, поскольку на их информационных входах действует сигнал 0 (J1=K1=J2=K2=0), а триггер при этих сигналах
сохраняет предыдущее состояние.
Таким образом, в момент времени t1 на счетном входе Тс появился
разрешающий перепад (счетный сигнал), и через время Тз.тр=Тзв в
счетчике будет зафиксирован код нового числа 001. При подаче сигнала Тс=1 в следующем такте в основной триггер младшего разряда
запишется 0 (Jо=Kо=1, Qo=l), в триггер первого разряда – 1 (J1=K1 =
Qo =1). В момент t=t2 сигнал на счетном входе становится равным
нулю, происходит перезапись этой новой информации из основных
триггеров во вспомогательные и через Тзв=Тзлр на выходах счетчика
установится код 010.
41
Рис. 8.5. Временные диаграммы сигналов синхронного
суммирующего двоичного счетчика
Отсюда время установления кода синхронного счетчика не зависит от числа
его разрядов и полностью определяется задержкой переключения триггера
Т уст  Т з.тр  Т зв .
Для определения разрешающего времени счетчика Тсч необходимо
найти минимально возможные части периода входного колебания Tomin
и T1min, как это мы делали при анализе быстродействия триггеров
Т сч  Т 0 min  T1 min .
Минимально возможное время действия сигнала Тс= 0 (Tomin) определяется длительностью переходных процессов, происходящих в счетчике. При Тс=0 в каждом триггера происходит перезапись информации из
основного во вспомогательный триггер. Таким образом,
T0 min  Т зв .
При Тс=1 происходит запись информации в основные триггеры двухступенчатых триггеров всех разрядов. Чтобы этот процесс завершился,
необходимо иметь сигнал на входах С триггеров, не менее Тзо,, т. е.
Т1min  Tз 0 .
Т сч  Т 0 min  Т1 min  Т зв  Т з 0  Т тр ,
Fсч 
1
1

 Fnh .
Т сч Т тр
Синхронный вычитающий двоичный счетчик
Схема счетчика имеет много сходного со схемой суммирующего
счетчика, отличие состоит лишь в том, что сигналы на информационные
входы триггеров поступают не с прямых, а с инверсных выходов триггеров. Аналогично происходит переключение счетчика из одного состояния в другое, в силу чего параметры быстродействия вычитающего
счетчика определяются соответствующими выражениями для суммирующего счетчика.
Схему рассмотреть самостоятельно, использовав справочные данные.
42
Лекция 9. Реверсивные и асинхронные счетчики
Схемы, временные диаграммы, расчетные характеристики.
9.1. Синхронный двоичный реверсивный счетчик
Реверсивный счетчик сочетает в себе свойства суммирующего и
вычитающего счетчиков. Реверсивные счетчики строятся двумя способами. В первом случае счетчик имеет один счетный и один управляющий входы, причем в зависимости от сигнала на управляющем входе
счетчик работает либо в режиме суммирования, либо в режиме вычитания. Во втором случае счетчик имеет два счетных входа, при подаче
счетных сигналов на один из входов они суммируются, при подаче на
другой – вычитаются.
Минимально возможная длительность Т0min определяется процессом
перезаписи информации из основного во вспомогательный триггер Тзв.
T1min определяется временем задержки распространения сигнала через
дополнительно введенные логические элементы Гз.ср и временем записи
информации в основной триггер каждого из разрядов: T1min= Tз.ср+Tзо. Отсюда разрешающее время и максимальная рабочая частота счетчика
Т сч  Т зв  Т з.ср  Т з 0  Т тр  Т з.ср ,
Fсч 
1
1

.
Т сч Т тр  Т з.ср
Схемы и временные диаграммы сигналов счетчика при его работе в
режиме вычитания (Р=1) приведены на рис. 9.1.
Рис 9.1. Синхронный реверсивный счетчик: а – схема; б – временные
диаграммы сигналов при работе с максимальной скоростью
43
9.2. Асинхронные счетчики
Интересны асинхронные счетчики в упрощенном исполнении.
Упрощение схемы асинхронного счетчика достигается тем, что разрешающий сигнал поступает на тактовые входы С триггеров не в каждом
такте, как в синхронных счетчиках, а по возможности только в те такты,
когда триггер должен изменить свое состояние. В остальные такты работы разрешающий сигнал стремятся не подавать, и это позволяет
иметь произвольные сигналы на информационных входах триггеров.
Асинхронный суммирующий двоичный счетчик
Рис 9.2. Асинхронный двоичный счетчик:
а – схема; б – временные диаграммы сигналов
Анализ работы счетчика проведем с использованием временных
диаграмм (рис. 9.2).
При Tс=1 происходит запись информации в основной триггер двухступенчатого триггера младшего разряда. Так как сигнал на его информационных входах всегда равен единице, то в него записывается двоичный сигнал, противоположный сигналу на выходе триггера Q0. Как
только сигнал на счетном входе становится равным нулю, начинается
процесс перезаписи информации из основного триггера во вспомогательный, и через время Tзв=Tз.тр на выходах счетчика зафиксируются сигналы Q0 = l, Q1 =Q2 =0 (рис. 9.26). Как видно, при этом переключении новый код (001) счетчика установился через время Tз.тр. Однако
44
это не будет временем установления счетчика в целом. Для его определения необходимо рассмотреть все возможные переключения и выбрать
наибольшее. При переключении старшего разряда, для которого тактирующим сигналом является выходной сигнал первого разряда Q1, время
установления кода утраивается (ЗTз.тр), это время – наибольшее время
переключения, оно и является временем установления кода счетчика
Т уст  3Т з.тр  3Т зв .
Время установления кода асинхронного счетчика превышает время
установления синхронного счетчика (Tyст=Tз.тр). Это является недостатком всех асинхронных счетчиков. Что касается разрешающего времени
асинхронного счетчика, то, как видно из временных диаграмм рис. 9.26,
в наихудших условиях находится триггер первого разряда, поскольку
период поступления сигналов на его вход наименьший. Для его нормальной работы необходимо иметь
Т сч  Т 0 min  T1 min  Tзв  Т зо  Т тр ;
Fсч  1 Т сч  1 Т тр  Fтр .
Вопросы и упражнения
9.1. Расскажите об использовании счетчиков в микропроцессорах.
9.2. Проведите классификацию счетчиков.
9.3. Какими параметрами характеризуется быстродействие счетчиков?
9.4. Назовите отличия синхронных и асинхронных счетчиков.
9.5. Синтезируйте синхронный суммирующий счетчик с Мсч = 6, на
синхронных T-триггерах.
9.6. Определите параметры быстродействия счетчика К555ИЕ10.
9.7. В чем отличие разрешающего времени счетчика от времени
установления кода?
45
Лекция 10. Регистры
Классификация (параллельные, последовательные, комбинированные). Регистры памяти. Регистры сдвига.
10.1. Назначение и классификация регистров
Регистрами называются цифровые устройства, осуществляющие
кратковременное хранение и преобразование многоразрядных двоичных чисел, т.е. они являются оперативными запоминающими устройствами (ОЗУ).
В качестве запоминающих элементов в регистрах используются триггеры. Число триггеров, предназначенных для хранения многоразрядного
числа, равно количеству разрядов в этом числе. В регистрах используются в качестве вспомогательных элементов комбинационные схемы для
осуществления: ввода и вывода из регистра хранимого числа; преобразование кода числа, хранящегося в регистре; сдвига числа в сторону старших или младших разрядов на определенное число разрядов; преобразования последовательного кода числа в параллельный и наоборот и др.
Регистры классифицируются по способу ввода информации в регистр и ее вывод (рис. 10.1).
Ввод и вывод информации (двоичных чисел) в параллельных регистрах (регистрах памяти) осуществляется одновременно во всех разрядах (в параллельном коде). При этом время ввода (вывода) информации
равно времени ввода (вывода) одного разряда.
Регистры
Параллельные
(регистры памяти)
Последовательные
(регистры сдвига)
Комбинированные
Рис. 10.1. Классификация регистров
Ввод и вывод информации в последовательных регистрах (регистрах сдвига) осуществляется последовательно разряд за разрядом (в
последовательном коде). Время ввода (вывода) m-разрядного двоичного
числа в регистрах сдвига р авно тТСД, где Тся – период следования тактирующих сигналов, осуществляющих ввод (вывод) информации. В комбинированных регистрах ввод числа может осуществляться в параллельном коде, а
вывод – в последовательном или наоборот.
46
Параллельные регистры. Параллельные регистры осуществляют
не только хранение двоичных чисел, но и осуществляют преобразование
поразрядно двоичные числа.
 Схему рассмотреть самостоятельно.
Примером параллельных регистров могут служить регистры памяти, например на D-триггерах.
Регистр памяти на D-триггерах
Схема регистра памяти на D-триггерах не имеет элементов ввода
информации (вводимое число подается непосредственно на входы триггеров). Кроме этого, использование D-триггеров позволяет записывать
число, представленное только в прямом коде, что упрощает сопряжение
регистра с источником записываемой информации. Таким образом, использование D-триггеров для построения регистров памяти оказывается
предпочтительным.
Рис 10.2. Регистр памяти на D-триггерах:
а – схема; б – условное обозначение
Регистры сдвига
Регистры сдвига, в свою очередь, можно классифицировать. Регистры сдвига (последовательные регистры), помимо запоминания многоразрядных двоичных чисел, обеспечивают сдвиг хранимого числа на любое
число разрядов.
Сдвиг кода числа осуществляется с помощью сдвигающих сигналов Тсл, которые перемещают все разряды кода числа от младших разрядов к старшим (влево) или наоборот (вправо), последовательно переводя каждый триггер регистра в состояние, соответствующее разряду кода
на входе данного триггера в момент поступления очередного сигнала
Тсл. Регистры сдвига могут быть классифицированы по критерию
направления сдвига кодов многоразрядных чисел (рис.10.3). Регистры,
сдвигающие информацию в сторону старших или младших разрядов,
обеспечивают сдвиг только в одну сторону. Реверсивные регистры
сдвига могут осуществлять сдвиг в любую сторону в зависимости от
специального управляющего сигнала, задающего это направление.
47
Рис. 10.3. Классификация регистров сдвига
Пример регистра сдвига в сторону младших разрядов показан на
рис. 10.4 с использованием D-триггеров. Разрешающим сигналом является положительный перепад напряжения на входе С.
Рис 10.4. Регистр сдвига в сторону младших разрядов:
а – схема; б – условное обозначение
Вопросы и упражнения
8.1. Дайте определение регистров.
8.2. Поясните различия между последовательными и параллельными регистрами.
8.3.. Начертите условное обозначение интегрального регистра ИР1.
8.4. По схеме заданного регистра определите сигналы на служебных входах.
8.5. По заданной схеме определите сигналы на входах регистра для
осуществления сдвига в сторону младших или старших разрядов.
48
СПИСОК ЛИТЕРАТУРЫ
1. Номоконова Н.Н. Микропроцессоры и радиотехнические устройства на их основе: Учеб.пособие. Ч. 2. – Владивосток: ДВТИ, 1995. – 42с.
2. Номоконова Н.Н. Микропроцессорные системы: Лабораторный
практикум. Ч. 1. – Владивосток: ДВТИ, 1996. – 32с.
3. Номоконова Н.Н. Комбинационные и последовательностные цифровые устройства: Учеб.пособие. Ч. 1. – Владивосток: ДВТИ, 1994. – 32с.
4. Номоконова Н.Н. Задания и методические указания к курсовой
работе по дисциплине "Цифровые устройства и микропроцессоры" для
студентов специальности "Радиотехника" (заочный факультет). – Владивосток: ДВТИ, 1992. – 11с.
5. Номоконова Н.Н. Задания и методические указания к контрольной работе по дисциплине "Цифровые устройства и микропроцессоры"
для студентов специальности "Радиотехника" (заочный факультет). –
Владивосток: ДВТИ, 1992. – 8с.
6. Баскаков С.И. Радиотехнические цепи и сигналы. – М.: Высш.
шк.,1988. – 448c.
7. Федорков Б.Г., Телец В.А. Микросхемы ЦАП и АЦП: функционирование, параметры, применение. – М.: Энергоатомиздат, 1990. – 320c.
8. Коломбет Е.А. Микроэлектронные средства обработки аналоговых сигналов. – М.: Радио и связь, 1991. – 376с.
9. Цифровая вычислительная техника: Учебник для вузов /Под ред.
Э.В.Евреинова. – М.: Радио и связь, 1991.– 464с.
10. Цифровые и аналоговые интегральные микросхемы: Справочник/ Под ред. Якубовского С.В. – М.: Радио и связь. 1989. – 496с.
11. Микросхемы для бытовой радиоаппаратуры: Справочник /
И.В. Новаченко, В.М. Петухов, И.П. Блудов, А.В. Юровский. – М.: Радио и связь, 1989. – 384с.
12. Шило В.Л. Популярные цифровые микросхемы: Справочник. – М.:
Радио и связь, 1987. – 352с.
13. Блейхут Р. Теория и практика кодов, контролирующих ошибки. – М.: Мир, 1984.
14. Кодирование информации (двоичные коды) / Березюк Н.Т., Андрющенко А.Г. и др. – Харьков: Высш. шк., 1978. – 252с.
15. Матюшин О.Т. Цифровые комбинационные устройства – М.:
Моск. Энерг. Ин-т, 1981.
16. Матюшин О.Т. Цифровые последовательностные устройства. –
М.: Моск. Энерг. Ин-т, 1982.
17. Токхайм Р. Микропроцессоры: Курс и упражнения / Пер. с
англ.; Под ред. В.Н. Грасевича. – М.: Энергоатомиздат, 1988.
18. Мячев А.А. Мини- и микроЭВМ систем обработки информации: Справочник. – М.: Энергоатомиздат, 1991.
49
СОДЕРЖАНИЕ
ВВЕДЕНИЕ .................................................. Error! Bookmark not defined.
ТЕМА 1. СПОСОБЫ ПРЕОБРАЗОВАНИЯ
ЦИФРОВОЙ ИНФОРМАЦИИ ..................................................................... 4
Лекция 1. Цифровые устройства и цифровая информация ...................... 4
1.1. Цифровая обработка радиосигналов ............................................. 4
1.2. Некоторые сведения о цифровых интегральных схемах............. 5
1.3. Краткие сведения о системах счисления ...................................... 6
Вопросы и упражнения ......................................................................... 7
Лекция 2. Логические функции и тождества ......................................... 8
2.1. Понятие кодирования цифровой информации ............................. 8
2.2 Представление операндов в прямом, обратном
и дополнительном кодах ....................................................................... 9
2.3. Основные логические функции ................................................... 10
2.4. Простейшие логические элементы .............................................. 12
2.5. Функционально полный набор .................................................... 13
Вопросы и упражнения ....................................................................... 14
ТЕМА 2. ЦИФРОВЫЕ УСТРОЙСТВА
КОМБИНАЦИОННОГО ТИПА ................................................................. 15
Лекция 3. Цифровые устройства комбинационного типа .................... 15
3.1. Основы синтеза цифровых устройств без памяти ..................... 15
3.2. Способы борьбы с состязаниями сигналов ................................ 15
Вопросы и упражнения ....................................................................... 17
Лекция 4. Кодопреобразователи и компараторы ................................ 18
Таблицы истинности. .......................................................................... 18
4.1. Шифраторы (CD – coder) ............................................................. 18
4.2 Дешифраторы (DC от слова decoder) ........................................... 19
4.3. Цифровые компараторы ............................................................... 20
4.4. Мультиплексоры (MUX от слова multiplexor) ............................ 22
Вопросы и задания ............................................................................... 22
ТЕМА 3. ЦИФРОВЫЕ УСТРОЙСТВА
ПОСЛЕДОВАТЕЛЬНОСТНОГО ТИПА ................................................... 23
Лекция 5. Триггеры .................................................................................. 23
5.1. Классификация .............................................................................. 23
5.2. Основные параметры триггеров .................................................. 24
5.3. Взаимозаменяемость триггеров ................................................... 25
Лекция 6. Схемы триггеров .................................................................... 26
6.1. Триггер с установочными входами – RS–триггер
(SET – устанавливать, RESET – восстанавливать) ........................... 26
6.2. Триггер задержки – D (от английского слова delay) .................. 30
Лекция 7. Счетный триггер и JK-триггер ............................................ 34
7.1. Счетный триггер
(от английского слова topple – кувыркаться) .................................... 34
50
7.2. JK-триггер (jark – внезапное включение
и kill – внезапное отключение) ........................................................... 37
Лекция 8. Счетчики ................................................................................. 38
8.1. Определение, основные характеристики и классификация
счетчиков .............................................................................................. 38
8.2. Классификация счетчиков............................................................ 38
8.3. Синхронные двоичные счетчики ................................................. 40
Лекция 9. Реверсивные и асинхронные счетчики .................................. 43
9.1. Синхронный двоичный реверсивный счетчик ........................... 43
9.2. Асинхронные счетчики ................................................................ 44
Вопросы и упражнения ....................................................................... 45
Лекция 10. Регистры. .............................................................................. 46
10.1. Назначение и классификация регистров ................................... 46
Вопросы и упражнения ....................................................................... 48
СПИСОК ЛИТЕРАТУРЫ ........................................................................... 49
51
Учебное издание
Номоконова Наталья Николаевна
ЦИФРОВЫЕ УСТРОЙСТВА
И МИКРОПРОЦЕССОРЫ
Конспект лекций
Редактор С.Г. Масленникова
Корректор Л.З. Анипко
Компьютерная верстка
Лицензия на издательскую деятельность ИД № 03816 от 22.01.2001
Подписано в печать ..2003. Формат 6084/16.
Бумага типографская. Печать офсетная. Усл. печ. л. 3,02.
Уч.-изд. л. 2,8. Тираж * экз. Заказ
_____________________________________________________________
Издательство Владивостокского государственного университета
экономики и сервиса
690600, Владивосток, ул. Гоголя, 41
Отпечатано в типографии ВГУЭС
690600, Владивосток, ул. Державина, 57
52