Оптимизация мощности токов утечки без изменения логического описания микросхемы
реклама
Оптимизация мощности токов утечки без изменения логического описания микросхемы А.О. Власов Научный Исследовательский Институт Системных Исследований РАН, Москва Москва 2012 Содержание • • • • • • Введение Выбор библиотеки стандартных ячеек Выбор компилятора блоков памяти Оптимальное использование выбранного набора библиотечных элементов Подбор коэффициента использования площади при планировании топологии блока Заключение НИИСИ РАН 2 Введение • • • Проектирование СБИС на основе субмикронных технологий • Мощность так же важна, как и быстродействие • Вклад статической мощности токов утечек значителен Снижение статической мощности • Отключение питания неактивных блоков • Эффективное использование технологических библиотек и САПР Тестовый запуск СнК (развитие КОМДИВ64) на 65нм. Снижение статической мощности в рамках маршрута проектирования НИИСИ РАН 3 Выбор библиотек ст. ячеек 1/3 • • • Доступные библиотеки • S10T – первоначально доступная. • S9T – более компактный вариант • D10T – аналог первой другой фирмы • D7T – компактный вариант предыдущей Все библиотеки реализованы LVT, RVT, HVT Оценка быстродействия библиотек: • LVT-вариант • Блок int_mult_div НИИСИ РАН 4 Выбор библиотек ст. ячеек 2/3 • Относительное сравнение параметров вариантов реализации блока int_mult_div Превышение Изменение Библиотеки частоты ТЗ площадь • Сокращение статическй мощности S10T 18% 0% 0% S9T 6% -1% -21% D7T -4% -3% -37% D10T 16% 3% -32% Результаты: • Для S9T и D7T библиотек ожидаемого сокращения площади не произошло • Реализация на D10T предпочтительна НИИСИ РАН 5 Выбор библиотек ст. ячеек 3/3 • Суммируя, можно сделать ряд важных выводов • Даже для одной технологии от выбора библиотеки зависит качество всего проекта. • Библиотеки дают ожидаемые результаты, если используются в проектах, где их преимущества приоритетно востребованы. • Только реализация пробного блока позволяет оценить эффективность использования библиотек в контексте конкретного проекта. НИИСИ РАН 6 Выбор компилятора блоков памяти (КБП) • • Вначале был доступен лишь один компилятор – КБП1. Однако впоследствии появилась альтернатива – КБП2 Сравнение КБП2 с КБП1. Относительное изменение параметров БП БП • Минимальная Изменение частота площадь Сокращение статическй мощности Кол-во БП в проекте 1 port SRAM 1024x128 -12% -28% -36% 45,7% 2 port SRAM 1024x4 9% -12% 5% 1,6% 1 port RF 256x68 2% -6% 11% 2,7% 2 port RF 512x35 1% -9% -48% 50,0% КБП2 – значительный выигрыш по площади и статической мощности для самых распространённых в проекте типов памяти. НИИСИ РАН 7 Оптимальное использование выбранного набора библиотечных элементов 1/3 • Параметры вариантов реализации cpu на ячейках типа LVT, RVT и HVT Период функционирования Параметры реализаций • • 1,43 Библиотеки ячеек LVT RVT HVT Стат. мощность 1 0,65 0,58 Дин. мощность 1 0,98 1,03 Площадь ячеек 1 1,02 1,04 Миним. период 1 1,25 1,43 Высокоскоростной проекта реализуется на LVT-библиотеках стандартных ячеек Некритичные цепи – оптимизация HVT-ячейками НИИСИ РАН 8 Оптимальное использование выбранного набора библиотечных элементов 2/3 • • Исходный проект: LVT реализация (D10T) cpu Стратегии снижения статической мощности • Оптимизация HVT-ячейками • Памяти сгенерированные КБП2 • Оптимизация HVT-ячейками + БП КБП2 • Анализ блоков cpu для типа реализации Блоки cpu Относительное быстродействие Площадь макроблоков, % Набор ячеек для реализации cpu_core 0,90 67 LVT + HVT L2 1,00 93 LVT fpu 0,85 14 HVT int_mult_div 0,70 0 HVT НИИСИ РАН 9 Оптимальное использование выбранного набора библиотечных элементов 3/3 • Сравнение параметров оптимизированных схем cpu Исходный опт. HVT проект Быстродействие 1,00 1,03 Площадь ячеек 1,00 1,00 Мощность токов утечки 1,00 0,77 Ячейки HVT, % 0 67 CPU • КБП2 КБП2+HVT 1,04 1,01 0,76 0 1,06 1,01 0,53 67 опт. блоков КБП2+HVT 1,03 1,02 0,48 79 Сокращение токов утечки –52% при снижении быстродействия на 3% и увеличении площади на 2% НИИСИ РАН 10 Подбор коэффициента использования площади при планировании топологии блока • Влияние КИ на параметры топологии cpu Начальный КИ cpu • • • 0,3 0,4 0,5 0,6 0,7 0,8 Быстродействие -9% 1% 0% -3% -18% -12% Мощность токов утечки 12% 2% 0% -4% -12% -18% Прирост площади ячеек 67% 25% 0% -17% -29% -38% 0,7 ≥ КИ ≥ 0,5 Увеличение КИ обеспечит снижение мощности токов утечки и более эффективное использование площади микросхемы Снижение КИ улучшает трассируемость НИИСИ РАН 11 Заключение • • • Рассмотрены подходы к снижению мощности токов утечки без влияния на логическую структуру микросхемы Выбранные шаги оптимизации были встроены в маршрут проектирования всего проекта Применение описанных подходов снизило долю статической мощности c 30% до 14%. НИИСИ РАН 12
