1 = A -1

Санкт-Петербургский Государственный Университет аэрокосмического приборостроения Дипломная работа Исследование трехуровневых логических устройств. Работу выполнил студент группы 6523 Макаров Д.А. Научный руководитель Никитин В.М. 2000 г. 1. Многоуровневые физические системы и вопросы их применения. Несмотря на традиционное использование в автоматике и вычислительной технике элементов с двумя устойчивыми состояниями, в свое время в мировой практике возникла тенденция создания элементов с большим числом устойчивых состояний. Например, начиная с 50 г., количество работ данного периода, посвященных исследованию многоустойчивых элементов и структур, удваивалось каждые 4-5 лет. Один из наиболее важных разделов более общей задачи, связанной с разработкой элементной базы цифровых автоматов с многозначным структурным алфавитом – это принципы построения многозначных физических систем. Разработка указанной элементной базы является более сложной задачей, чем разработка элементной базы цифровых автоматов с двузначным структурным алфавитом. Причина этого прежде всего в том, что в случае двузначного алфавита на практике обычно имеют дело со сравнительно небольшим числом полных систем логических функций. Вид функций, а также особенности функционирования физических схем с двузначным структурным алфавитом обычно оказываются такими, что реализация этих функций на основе известных схем, как правило, не вызывает практических затруднений. Причем в силу того, что число полных систем, обеспечивающих возможность построения известных аналитических представлений, в двузначном случае невелико, выбор полной системы, наиболее эффективно с точки зрения заранее сформулированных требований реализуемой в заданном классе физических схем, может быть выполнен, например, в результате прямого перебора. Так, полный набор для двух переменных состоит из 16 логических функций для двузначных (бистабильных) систем. А для трехзначных элементов (тристабильных) число возможных функций двух переменных (т.е. двухвходовых тристабильных элементов) составляет уже 19683 ! (3 в степени 9). Поэтому в многозначном случае при реализации полных систем функций в заданном классе физических систем в связи с весьма быстрым ростом числа функций m-значной логики при увеличении m практически полностью исключается возможность решения задачи путем перебора систем, включающих различные функции многозначной логики. Кроме того, с увеличением числа устойчивых состояний более сложными оказываются и процессы, протекающие 1 в таких схемах, что также затрудняет разработку многозначных логических элементов. Возникновение новых практических задач и в связи с этим новых требований к элементной базе цифровых автоматов может привлечь интерес к тем типам схем, которым из-за кажущейся неперспективности или просто малой изученности совсем не уделено или уделено слишком мало внимания. 1.1. Особенности применения недвоичного кодирования в устройствах преобразования дискретной информации. Преобразование информации в дискретных (цифровых) автоматах характеризуется следующими главными факторами: 1) способом кодирования дискретной информации; 2) особенностью функционирования устройств, перерабатывающих дискретную информацию; 3) принципами их технической реализации. Способ кодирования и выбор системы счисления могут оказать существенное влияние как на особенности функционирования устройств обработки дискретной информации, так и на принципы их технической реализации. В частности, выбор системы счисления во многом определяет эффективность использования устройств такого рода в общей системе обработки дискретной информации и удобство их взаимодействия с другими элементами этой системы. Выбор способа кодирования информации может оказать существенное влияние на структуру устройства, на затраты, требуемые для его технической реализации, а также на его быстродействие и надежность. В настоящее время в устройствах обработки дискретной информации применяется главным образом двоичная система счисления. Однако в мире проявлялся и проявляется интерес к устройствам, использующим для кодирования недвоичные системы. Например, в Советском Союзе с 1962 года эксплуатировалась первая в мире троичная ЦВМ “Сетунь”. В десятичной системе работало арифметическое устройство американской вычислительной машины IBM-705. В работе “Preliminary Discussion of the Logical Design an Electronic Computing Instrument”, выполненной в 1946 г. под руководством Дж. фон Неймана в Институте перспективных исследований (Принстон, США), при изучении целесообразности 2 использования различных систем счисления в вычислительных машинах в качестве основных достоинств двоичной системы счисления отмечались экономичность технических средств, используемых для представления двоичных чисел, простота и высокая скорость выполнения элементарных арифметических операций. С учетом этих достоинств было высказано предложение об использовании двоичной системы. В то время такой вывод был вполне оправдан, поскольку самые первые автоматические вычислительные машины предназначались главным образом для выполнения различных научно-технических расчетов. Характерной чертой решавшихся при этом задач была необходимость выполнения большого числа операций над относительно малым объемом входной информации. Кроме того, устройства и схемы, использовавшиеся в то время для построения первых вычислительных машин (реле, лампы, электростатические запоминающие приборы), были наиболее приспособлены к двоичной системе. Однако впоследствии положение существенно изменилось – несмотря на то, что математические вычисления по-прежнему сохраняли свои значения, вычислительные машины начали применяться в самых различных областях науки и техники. При этом значительно возрос объем нечисловой обрабатываемой информации. Расширение области применения вычислительных машин, новые возможности в разработке физических схем привели к тому, что такие характеристики систем счисления, как простота и большая скорость выполнения элементарных арифметических операций, оказались не единственными, а во многих случаях даже и не главными факторами, определяющими эффективность организации общего процесса переработки информации. Гораздо большее значение приобрели другие характеристики, которые могут оказать влияние на надежность и затраты оборудования при технической реализации устройств, на их структуру и удобство взаимодействия с другими элементами системы переработки информации. Это обстоятельство позволило подойти к оценке применения различных систем счисления с несколько иных позиций, причем оказалось, что применение недвоичных систем может привести к получению целого ряда существенных преимуществ. Например, среди главных особенностей недвоичных систем счисления, которые могут привести к получению определенных преимуществ, в литературе [2] приведены следующие характеристики троичной вычислительной машины “Сетунь”. 3 1. Троичное кодирование на 59% экономнее десятичного и на 5,4% экономнее двоичного. При этом для представления чисел с одинаковой точностью троичных разрядов требуется в 2,10 раза больше, чем десятичных, и в 1,58 раза меньше, чем двоичных. Последнее позволяет в машине последовательного действия при данной тактовой частоте сократить за счет использования троичной системы счисления время выполнения арифметических операций в 1,5 – 2 раза по сравнению со временем выполнения их с двоичными числами. 2. Благодаря тому что основание 3 нечетно, в троичной системе возможно симметричное относительно нуля расположение цифр: -1, 0, 1, с которым связано два ценных свойства: естественность представления относительных чисел и отсутствие проблемы округления. Наличие положительной и отрицательной цифр позволяет непосредственно представлять как положительные, так и отрицательные числа. При этом нет необходимости в специальном разряде знака и не надо вводить дополнительный (или обратный) код для выполнения арифметических операций с относительными числами. Все действия над числами, представленными в троичной системе счисления с цифрами 0, 1 , -1, выполняются естественно с учетом знаков чисел. Знак числа определяется знаком старшей значащей цифры числа: если она положительна, то и число положительно, если отрицательно, то и число отрицательно. Для изменения знака числа надо изменить знаки всех его цифр (т.е. инвертировать его код). Например: 1,0,-1 = 8; -1,0,1 = -8. 3. Другим полезным следствием симметричного расположения значений цифр является отсутствие проблемы округления чисел: абсолютная величина части числа, представленной отбрасываемыми младшими цифрами, никогда не превосходит половины абсолютной величины части числа, соответствующей младшей значащей цифре младшего из сохраняемых разрядов (младший разряд всегда меньше половины старшего). Следовательно, в результате отбрасывания младших цифр числа всегда получается наилучшее при данном количестве оставшихся цифр приближение этого числа, и округления не требуется. Перечисленные преимущества могут привести также и к упрощению структурных схем подобных устройств. В литературе 4 [3] указывается, что использование троичного кодирования информации в сочетании со схемами, сигналы в которых квантуются по трем уровням, в цифровых устройствах управления, контроля и прогнозирования неисправностей в сложных системах может оказать влияние на структурную организацию цифровых устройств. Возможность получения преимуществ здесь возникает в связи с применением более удобных устройств сопряжения цифровых следящих систем, цифровых систем передачи информации и исполнительных устройств, сигналы в которых, как правило, имеют троичный характер. 1.2. Возможности многоуровневых устройств в логической обработке многозначных данных. Современное состояние вопроса. В различных областях техники приходится сталкиваться с проблемами обработки многозначных данных. Такая необходимость возникает при проектировании экспертных систем, логическом управлении манипуляторами, принятии сложных логических решкний, аналитическом представлении многоградационных изображений и их обработке, синтезе и анализе дискретных автоматов, решении задач целочисленной оптимизации. При обработке изображений для повышения их качества или достоверности распознавания объектов часто приходится отступать от бинарного принципа квантования сигнала (речь идет о “технических” изображениях, как контуры объектов, линии дефектов в изделиях, детали на конвейерах и т.д.). Интерпретация таких изображений в системе многозначных функций алгебры логики позволяет для их обработки использовать регулярные и простые алгоритмы [8]. Распознавание изображений включает и его анализ: выделение характерных признаков, контуров, остовов, серединных осей. Использование для этих целей аппарата логического дифференциального исчисления позволяет решить такие задачи, как анализ признаков на принадлежность к классам эталонов, логическую фильтрацию, выделение дополнительных признаков. Другая область использования многозначных данных связана с построением вычислительных процедур геометрических преобразований и затрагивают, в частности, такое направление, как 5 разработка языков машинной графики с применением функций многозначной логики. Специалисты в области обработки изображений в системах технического зрения сталкиваются с ситуацией, когда для повышения достоверности классификации не хватает данных об анализируемом объекте. Эту задачу относят к типу не полностью определенных. Существует много способов получения дополнительных данных по изображению объекта. Один из подходов заключается в логическом преобразовании исходного изображения или его локальных зон. В результате формируются дополнительные признаки, которые позволяют повысить вероятность из распознавания. Рассмотренные задачи относятся к области обработки изображений, однако их легко интерпретировать и для задач анализа функций алгебры логики, например, для логического проектирования, при котором требуется использовать трех- , четырех-, а иногда и пятизначное кодирование состояний активных элементов и компонентов схем. Как правило, при этом пытаются избежать использования многозначной логики из-за необходимости применения многозначных элементов. Это не полный перечень задач, в которых возникает необходимость обработки многозначных данных. В качестве примеров еще можно привести задачи диагностики, решения логических уравнений и др. Они позволяют расширить представление об области использования аппарата многозначных функций алгебры логики, например, в задачах целочисленного программирования, проблеме межсоединений в СБИС, сжатии данных, логическом управлении манипуляторами [8, стр.31]. Техническая реализация достигнутых теоретико-прикладных результатов в области многозначной логики пока вызывает затруднения, в частности, из-за отсутствия элементной базы, обладающей характеристиками такого же порядка, как и база двузначной логики, что обусловлено проблемами современной технологии. Кроме того, в данной прикладной области не решенным оказался класс задач, связанный с отображением алгоритмов в структуры вычислительных средств, максимально использующих возможности повышения производительности и надежности. Это является следствием жесткой ориентации математических моделей обработки на аппарат теории многозначных функций алгебры логики, в результате данный вопрос опять-таки сводится к проблеме элементной базы. 6 Логическую обработку многозначных данных можно реализовать на основе современной традиционной (бинарной) элементной базе за счет арифметического расширения возможностей математического аппарата символической логики. В этом случае сложные логические конструкции многозначной логики, в которых переменные принимают не два значения истинности, как в двузначной логике, а множество значений, можно аналитически записать и затем произвести необходимую обработку, соответствующую функциям многозначной логики, используя только арифметические операции или совокупность арифметических и логических двузначных операций. Однако в этом случае относительно простым логическим операциям многозначных логик соответствуют сложные и иногда весьма громозкие наборы арифметических и двоичных логических операторов, что приводит к усложнению структурных схем устройств обработки. К тому же, современная интегральная технология все чаще испытывает затруднения, связанные с межсоединениями в кристалле, ограничениями на число выводов в корпусе СБИС. Иногда эти затруднения приобретают принципиальный характер, и тогда специалисты обращаются к возможностям многозначной логики. Но здесь пока существует препятствие – технологическая сложность создания многоустойчивых элементов. В литературе [8] подчеркнуто, что речь идет в данном случае не о том, чтобы полностью заменить элементную базу современной вычислительной техники. Там же дается ссылка на большой класс прикладных задач, требующих для своего решения создания специализированных вычислительных средств на базе многоустойчивых элементов. Подобные средства имеют как самостоятельное функциональное назначение, так и могут использоваться для аппаратной поддержки вычислений в универсальных и проблемно ориентированных ЭВМ или для контроля и диагностики узлов ЭВМ или других сложных систем. По мнению специалистов, создание в ближайшем будущем многоустойчивых элементов со всей остротой выдвинет проблему разработки прикладной теории многозначных функций алгебры логики. В источнике [8] автор выражает сомнение, что в данном случае будет оправдано применение хорошо развитых принципов бинарных программ вычислений, и отсылает для получения наиболее полного представления о состоянии прикладной теории многозначных функций алгебры логики к материалам международного симпозиума “International Symposium on MultipleValued Logic”, а также к обширному библиографическому списку. 7 В работах ежегодного симпозиума “International Symposium on Multiple-Valued Logic” высказываются оптимистические прогнозы относительно создания многоуровневых элементов, - указывает автор источника [8], - однако рассчитывать на появление в ближайшие годы элементной базы и внедрение результатов теории многозначных функций алгебр логики в широкую практику было бы преждевременным, тем более что ряд прогнозов ведущих специалистов уже не оправдался. Так, большие надежды возлагались на приборы с зарядовой связью. Однако схемы с несколькими логическими уровнями на их основе обладают низким быстродействием и требуют сложного управления. В связи с этим при решении прикладных задач часто ориентируются на модели многозначных элементов в рамках возможностей бинарной технологии. Но такой путь не всегда позволяет достичь удовлетворительных характеристик создаваемых средств обработки многозначных данных, поскольку с ростом значности функций быстро увеличивается число избыточных состояний бинарных элементов и усложняется структура устройств. Кроме того, многозначная логика по своим свойствам существенно богаче, чем двузначная, и лишь только в некоторых случаях удается провести между ними аналогию, но чаще всего в бинарной логике аналогов просто нет. Но, к сожалению, теория функций многозначной логики не носит пока такой ясности и во многом завершенности, как теория булевых функций. 8 2. Вопросы проектирования многоуровневых устройств. Несмотря на возможность получения определенных преимуществ при проектировании и практическом использовании устройств преобразования дискретной информации, представленной многоуровневым квантованием, такие устойства до настоящего времени не нашли достаточно широкого применения. Результаты проектирования и практического применения уже разработанных устройств реализуют только часть действительно имеющихся возможностей. Одной из причин ограниченного применения дискретных устройств с недвоичным кодированием информации является характер задач, решающийся с помощью таких устройств. Вторая причина заключается в отсутствии таких логических и запоминающих элементов, которые позволяли бы строить устройства, чьи характеристики (сложность, быстродействие, надежность, экономичность и т.д.) были бы по крайней мере не хуже соответствующих характеристик устройств, использующих двухуровневый принцип кодирования. Для этого необходимо прежде всего, чтобы сами элементы, используемые для их построения, были достаточно простыми, быстродействующими, надежными, экономичными. Однако даже при наличии таких элементов отсутствие удобных и эффективных методов проектирования схем на их основе может привести к построению устройств, которые все-таки не будут обладать такими характеристиками, какие можно было бы ожидать, исходя из оценки преимуществ недвоичного представления информации и применения многозначных логик. Поэтому третьей причиной, не позволяющей наболее полно реализовать преимущества применения многоуровневых устройств, является отсутствие достаточно удобных и эффективных методов их проектирования. Наиболее перспективным направлением в разработке элементов, обеспечивающих возможность реализации преимуществ недвоичного кодирования и многозначных логик, является применение многоуровневых физических схем, множество устойчивых состояний в которых получается благодаря соответствующему выбору режима и в определенных пределах не зависит от количества используемого оборудования (так называемые простые, т. е. не составные, многоустойчивые устройства). 9 Для синтеза цифровых автоматов с многозначным структурным алфавитом в общем случае оказывается неприменимым тот аппарат, который используется для синтеза схем цифровых автоматов с двузначным структурным алфавитом. В связи с этим возникает необходимость разработки специального аппарата, который был бы пригоден для математического описания схем, построенных из элементов с многозначным структурным алфавитом, и обеспечивал бы возможность разработки достаточно удобных и эффективных методов их синтеза. Для решения задачи структурного синтеза конечных автоматов важное значение имеет выбор стандартной формы их задания, способа кодирования состояний и выходных сигналов синтезируемого автомата состояниями и выходными сигналами элементарных автоматов, а также методы построения элементарных автоматов на основе многоуровневых физических схем. Наиболее изученной в настоящее время является задача структурного синтеза комбинационных схем, разработаны методы формальных преобразований аналитических представлений функций многозначных логик. Значительно менее изучены вопросы построения полных систем многозначных логических элементов на основе многоуровневых физических схем и почти не изучены вопросы посторения запоминающей части автоматов, в частности, элементарных автоматов с памятью. Кроме того, отсутствуют способы установления принципиальной возможности построения логических элементов с требуемыми техническими характеристиками в заданном классе физических схем. Не разработаны методы, позволяющие независимо от выбора класса физических схем строить логические элементы, которые по своим техническим характеристикам являлись бы наиболее эффективной реализацией функций многозначной логики в этом классе схем. Для разработки полных систем многозначных логических элементов наряду с критериями полноты, обеспечивающими выбор различных полных систем функций многозначной логики, существенно важное значение имеет изучение особенностей функционирования многозначных физических схем. Этот вывод следует прежде всего из опыта проектирования [3] логических элементов, показывающего, что наиболее простые, быстродействующие и надежные элементы удается разработать тогда, когда функции, реализуемые этими элементами, наиболее полно учитывают особенности функционирования и, в частности, управления перестройкой схем, используемых для построения многоуровневых устройств. 10 3. Цель настоящей дипломной работы. Цель данной дипломной работы – синтез трехуровневых логических устройств на современной элементной базе, в качестве которой выбраны КМДП-транзисторы с индуицированным и встроенным каналом. Данная элементная база позволяет с относительной простотой непосредственно синтезировать трехуровневые логические устройства с трехзначным структурным алфавитом при использовании транзисторов с необходимыми для этого характеристиками, в частности, – пороговым напряжением, необходимая величина которого при современном уровне развития технологии (например, элионной) легко задаваема и воспроизводима. Использование элионной технологии позволяет на одном кристалле создавать структуры с индуицированным и встроенным каналом обоих типов проводимости. Таким образом, все синтезированные схемы допускают монолитное исполнение, и следовательно – высокую степень интеграции. Для синтеза трехуровневых устройств на основе выбранной элементной базы была разработана методика, которая является расширением соответствующих методов синтеза, применяемых при проектировании бинарных логических устройств. По данной методике были синтезированы устройства, выполняющие функции трехзначной логики. Разработанные устройства применимы как для арифметических операций над числовыми данными, так и для логической обработки трехзначных логических данных. В частности, была показана возможность применения трехзначной логики на базе трехуровневых устройств для логической обработки недостоверной информации. Следует отметить, что методы минимизации и синтеза логических схем, разработанные для двузначной логики, применимы лишь частично для трехуровневых структур и в общем случае их применение в этой области вызывает определенные трудности. Достаточно удобных и эффективных методов синтеза многозначных структур, по своей простоте приближающихся к методам синтеза и минимизации двузначных, как например, по картам Карно и диаграммам Вейча, обладающих хорошей наглядностью и простотой, в настоящее время, судя по всему, не разработано. Это связано с тем, что необходимо учитывать большее, чем два, число множеств значений истинности многозначных логик. Работоспособность синтезированных устройств была проверена в среде программы схемотехнического моделирования Electronics Workbench. 11 4. Сведения по трехзначной логике. Математическая логика является наряду с математикой теоретическим фундаментом кибернетики (науки о закономерностях управления сложными процессами и системами в технике и природе). Системы автоматики и электронно-вычислительной техники разрабатываются на основе алгебры логики, для двоичных систем это – булева алгебра. В свою очередь алгебра логики развивается под влиянием задач, встающих в областях, где находит применение алгебра логики. Направление современного развития алгебры логики – это разработка и построение алгебр неклассических логик. Много внимания сейчас уделяется исследованиям в области многозначных логик, в которых высказываниям приписывается любое конечное (3 и больше) или бесконечное множество значений истинности. Первой системой многозначной логики была трехзначная логика высказываний, разработанная польским логиком Я. Лукасевичем в 1920 г. В качестве третьего значения истинности было введено значение, выражаемое словами “возможно”, “нейтрально”. В трехзначных системах Гейтинга и Рейхенбаха добавлялось третье значение истинности – “неопределенность”. Позднее были разработаны многозначные логики, проблемы развития которых и вопросы их применения в науке и технике разрабатывались в трудах Э. Поста, Б. Россера, А. Туркетта, С.Яблонского, Д. Бочвара, Д. Неймана, Г. Рейхенбаха, В. Шестакова, Д. Вебба, А.Н. Колмогорова и других ученых. Наиболее полное представление о проблемах теории многозначных функций алгебры логики можно получить из работ Поста, С.Яблонского, Г. Гаврилова, А. Кузнецова и др. При анализе и синтезе многоуровневых схем применяется многозначная логика. В литературе [4] дано общее определение функций многозначной алгебры логики, а также определения многозначных автоматов, входные и выходные сигналы которых квантуются по многим уровням. Там же сказано [4, стр. 310], что несмотря на широкое использование таких автоматов в различных системах телемеханики, связи, автоматики и вычислительной техники, - логический аппарат, используемый при синтезе и анализе подобных устройств, находится еще в стадии становления. Это связано с рядом трудностей теоретического и практического порядка, возникающих при попытке построения и использовании многозначного аналога булевой алгебры. 12 В литературе [4] были введены некоторые из важных многозначных логических функций для произвольного количества значений истинности логики, а так же при количестве значений истинности, равном трем. Необходимо подчеркнуть, что двухзначная и трехзначная логики являются частными случаями многозначной логики при соответствующем числе значений истинности. Рассмотрим основные трехзначные логические функции, применяемые при синтезе и анализе трехуровневых устройств: 1. Константы, т.е. функции, для которых все аргументы являются фиктивными. В трехзначной логике имеется три константных функции f 0 = 0, f 1 = 1, f 2 = 2. Отметим, что “0” здесь соответствует значению истинности “ложь”, “1” – значению “неопределенно, неизвестно”, “2” – значению “истина”. 2. Наиболее важными функциями одной переменной являются характеристические функции, число которых равно числу значений истинности логики, в данном случае – трем. Характеристическая функция  i , называемая характеристической функцией i-го порядка, определяется следующим образом: 2, если 0, если  i ( x)   x 0 1 2 xi xi Таблица 1. Характеристические функции.  0(x)  1(x) 2 0 0 2 0 0 (1)  2(x) 0 0 2 3. Обобщенная характеристическая функция e ij , задаваемая следующим образом:  j, если eij ( x)   0, если x 0 1 2 xi xi (2) Таблица 2. Обобщенные характеристические функции. e ij (x) e 00 e 10 e 20 e 01 e 11 e 21 e 02 e 12 e 22 0 0 0 1 0 0 2 0 0 0 0 0 0 1 0 0 2 0 0 0 0 0 0 1 0 0 2 13 4. Важной является функция инверсии, обобщением функции отрицания: x  x  2  x , служащая (3) Таблица 3. Функция инверсии. x x 0 2 1 1 2 0 5. Функция циклического отрицания:   ^ x  x  x  x  1(mod 3) (4) Таблица 4. Функция циклического отрицания. x ^x 0 1 1 2 2 0 6. Среди функций двух переменных особо важную роль играют функции трехзначной дизъюнкции и трехзначной конъюнкции. Эти функции определяются на основании соотношений: a  b = max (a, b); (5) a & b = a  b = min (a, b). (6) Таблица 5. Трехзначные дизъюнкция и конъюнкция. a b a&b ab 0 0 0 0 0 1 1 0 0 2 2 0 1 0 1 0 1 1 1 1 1 2 2 1 2 0 2 0 2 1 2 1 2 2 2 2 14 7. Важными функциями трехзначной логики являются функция сложения по модулю три a + b (mod 3) = a  b и функция умножения по модулю три a * b (mod 3) = a  b без учета переносов. Кроме того, представляет особый интерес трехзначная функция Вебба, которая определяется с помощью следующего соотношения: a | b = max (a, b) + 1(mod 3) = (a  b)  1 (7) Таблица 6. Функции сложения и умножения по mod 3 и функция Вебба. a b a|b ab ab 0 0 0 0 1 0 1 1 0 2 0 2 2 0 0 1 0 1 0 2 1 1 2 1 2 1 2 0 2 0 2 0 2 0 0 2 1 0 2 0 2 2 1 1 0 С помощью перечисленных выше функций можно представить любые трехзначные функции алгебры логики. Для представления функций в многозначной логике и для синтеза схем ограничиваются рассмотрением только таких базисов и полных систем, которые оказались удобными для этой цели. Важнейшие и наиболее интересные с точки зрения практики системы такого типа следующие: 1) Система Поста. Постом было показано, что в любой многозначной логике полна система, состоящая из дизъюнкции и цикла, т. е. любую троичную функцию можно выразить через дизъюнкцию и циклическое отрицание. 2) Система Россера и Тьюкетта. Полную систему функций в многозначной логике составляют характеристические функции, функции конъюнкции, дизъюнкции, функции константы. 3) Система Вебба. Полную систему составляет для любой многозначной логики функция Вебба. 4) Модульная логика (или модулярная). Если k – простое число, то функции сложения по модулю k и умножения 15 по модулю k образуют в k-значной логике полную систему. Кроме того, любая функция многозначной логики может быть представлена в форме дизъюнкций характеристических конъюнкций, которая называется многозначной дизъюнктивной совершенной нормальной формой (МДСНФ), и в форме конъюнкций характеристических дизъюнкций , которая называется многозначной конъюнктивной совершенной нормальной формой (МКСНФ). Функции конъюнкции и дизъюнкции в многозначной логике имеют свойства, аналогичные свойствам двузначных функций конъюнкции и дизъюнкции. В частности, с помощью инверсии они связаны между собой известными формулами де Моргана. В полных системах Поста, Вебба, и модульной системе аналитическое выражение функций трехзначной логики получается довольно громоздким и менее прозрачным, чем в системе Россера, Тьюкетта или при представлении функции в виде ТДСНФ или ТКСНФ. 16 5. Структурный состав трехуровневых логических устройств. 5.1.Общие характеристики синтезированных устройств выбранного типа. Синтезированные трехуровневые схемы, исследованные в дипломной работе, относятся к классу композиционных (составных) многоустойчивых структур, где каждый элемент структуры может пребывать только в двух состояниях – открыт или закрыт – в отличие от так называемых простых структур, множество устойчивых состояний в которых обеспечивается элементами, неделимыми в радиотехническом смысле. Несмотря на более высокий расход оборудования в составных многозначных схемах по сравнению с простыми, такие схемы могут иметь преимущества перед двоичными. Например, рассмотренная выше троичная вычислительная машина “Сетунь” относится к композиционным устройствам и более того, не является трехзначной с точки зрения количества состояний каналов межэлементных связей. Три устойчивых состояния элементов в машине основано на использовании в пределах одной схемы противоположно намагничиваемых сердечников, а импульсы тока, представляющие положительную и отрицательную единицы, передавались отдельными усилителями по отдельным каналам, хотя напряжение на выходе элементов имело форму биполярных сигналов. Несмотря на это, опыт разработки троичной цифровой вычислительной машины “Cетунь” показал [1,3], что в целом количество троичных элементов в ней в два раза меньше количества элементов, необходимого для реализации двоичного варианта машины, которая выполняет теже функции при одинаковой точности представления чисел. И даже если бы каждый троичный элемент был эквивалентен двум двоичным (приведенные выше оценки сделаны в предположении, что троичные элементы, работающие в схемах сумматора, регистров, счетчиков, буферных и задерживающих схем, эквивалентны двоичным элементам), то для троичного варианта не потребовалось бы дополнительных затрат оборудования, а производительность машины увеличилась бы в 1,5 раза. Кроме того, использование таких схем оказывается интересным с точки зрения построения устройств преобразования 17 дискретной информации на основе собственно многозначных элементов. В исследуемых трехуровневых устройствах любой из трех уровней напряжения образуется на выходе схем коммутацией соответствующего полюса двухполярного источника питания КМДП-транзисторами, поэтому выходное сопротивление схем невелико, т.к. включает в себя лишь внутреннее сопротивление источника питания и сопротивление каналов открытых полевых транзисторов. Этим обеспечивается неискаженный уровень выходных напряжений. Применение в синтезированных схемах наряду с МДПтранзисторами с индуицированными каналами n- и p- типов также и транзисторов со встроенными n- и p- каналами позволяет сохранить в разработанных трехуровневых схемах такие преимущества бистабильных цифровых схем на комплементарных МДПтранзисторах, как предельно быстрое переключение из одного состояния в другое (т.к. емкость нагрузки при переключении перезаряжается всегда через низкое сопротивление открытых каналов полевых транзисторов) и практическое непотребление схемами энергии в статическом режиме (т.к. при открытом транзисторе, коммутирующем на выход один из информационных сигналов, - остальные транзисторы всегда закрыты). Как уже говорилось, в разработанных схемах разным буквам трехзначного структурного алфавита соответствуют различные уровни напряжений – это нулевой уровень (“земля”) и высокие уровни противоположной полярности, равные положительному и отрицательному напряжениям двуполярного источника питания. В синтезированных схемах принято следующее кодирование логических уровней: положительное напряжение источника питания +Udd  1  ИСТИНА  T (TRUE); нулевой уровень напряжения, средняя точка (GRD – “земля”)  0  НЕОПРЕДЕЛЕННОСТЬ  U (UNDEFINIT); отрицательное напряжение источника питания –Uee  -1  ЛОЖЬ  F (FALSE). 18 5.2.Требуемые характеристики структурных элементов. В разрабатываемых схемах необходимо обеспечить условие, чтобы из трех ключей, коммутирующих разные уровни напряжений в один узел схемы, был замкнут только один ключ при разомкнутых остальных. Рис. 1. Эквивалентная схема выходной части трехуровневых структур. На рис. 1 соответствующие ключи обозначены: К(1) коммутирует на выход сигнал “1”, К(0) – сигнал “0”, K(-1) – сигнал “-1”. Если в качестве ключей используются КМДП-транзисторы, то для выполнения вышеназванного условия необходимо выбрать соответствующие пороговые напряжения транзисторов. Например, если схема на рис.1 является выходом трехуровневого инвертора, то для того, чтобы не возникло состязаний, необходимо в качестве ключей К(1) и К(-1) использовать МДП-транзисторы с индуицированными p- и n-каналами и пороговыми напряжениями не менее, чем 1,5| Udd| = 1,5| Uee| по модулю, а в качестве ключа К(0) – композицию (последовательное соединение) МДП-транзисторов со встроенными p- и n-каналами и пороговыми напряжениями не более, чем 0,5| Udd| = 0,5| Uee| по модулю. Кроме того, в схемах разного типа необходимы также МДП-транзисторы с индуицированными p- и nканалами и пороговыми напряжениями не более, чем 0,5|Udd| = 0,5|Uee| по модулю. Таким образом, необходимы транзисторы с низким и высоким пороговым напряжением. 19 5.3.Набор базовых компонентов трехуровневых структур и их логические функции. Сущность синтеза трехуровневых функциональных схем заключается в установлении соответствия между функциями, выполняемыми отдельными компонентами схемы, и способами их соединения, с одной стороны, и заданной для схемотехнической реализации логической функцией – с другой. Последовательное преобразование логической функции в расширенную логическую формулу (РЛФ), а затем в схемотехническую формулу (СФ) позволяет реализовать аналитическую и графовую формы представления соединения элементов. Если известны логические функции отдельных компонентов и их типовых соединений, то синтез принципиальных схем сводится к покрытию логической функции функциями компонентов. Таким образом устанавливается переемственность метода синтеза принципиальных схем и логического синтеза цифровых устройств. Все сигналы, подаваемые на МДП-компоненты, условно разделяются на управляющие и информационные. Сигнал называется управляющим, если он подан на затвор МДП-транзистора, и информационным, если он подан на его исток (или сток). Такое деление сигналов условно, однако удобно при анализе функций компонентов и при синтезе принципиальных схем. На рис.2 показаны МДП-компоненты, коммутирующие информационный сигнал +1(+Udd). 20 Рис.2. К определению функций, выполняемых транзисторами р-типа, для информационного сигнала +1. МДП- На рис.2а приведена управляющая последовательность сигналов –1, 0, +1, поданная на базу МДП-транзистора с высоким пороговым напряжением, и соответствующие ей состояния выхода (стока) транзистора: +1 на стоке означает проводящее состояние транзистора для информационного сигнала, а символ z – закрытое состояние транзистора. То же самое показано на рис.2б для МДПтранзистора с низким пороговым напряжением. Функции, выполняемые транзисторами, можно записать в формальном виде A x ( y) , означающем, что управляющий сигнал y (или множество сигналов у), поданный на затвор (или соединение затворов) А, вызывает появление на выходе компонента (или композиции компонентов) информационного сигнала x, иначе компонент находится в непроводящем состсянии z. Тогда МДП-транзистор 2th (threshold – порог) на рис.2а с высоким порогом выполняет функцию A1 (1) , а транзистор 1th на рис.2б с низким порогом выполняет функцию A1 (1,0) . На рис.3 приведены МДП-транзисторы с индуицированным и встроенным каналом, коммутирующие информационный сигнал 0 (GRD). Все они имеют низкий порог. 21 Рис.3. МДП-транзисторы, коммутирующие информационный сигнал “0”, показаны состояния на выходе (стоке) в зависимости от управляющих сигналов. Транзистор со встроенным каналом n-типа на рис.3а выполняет функцию A0 (0,1) , а со встроенным каналом p-типа (рис.3б) выполняет функцию A 0 (1,0) . Транзисторы с индуицированными каналами n- и р-типов (рис.3в и г) выполняют функции A0 (1) и A 0 (1) соответственно. На рис.4 показаны транзисторы, осуществляющие коммутацию информационного сигнала “-1”. Рис.4. МДП-транзисторы, осуществляющие коммутацию информационного сигнала “-1”. Показаны состояния на стоке в зависимости от управляющих сигналов на затворе. 22 Транзистор с высоким порогом 2th на рис.4 осуществляет функцию A 1 (1) , а транзистор с низким порогом 1th – функцию A 1 (0,1) . На подложку МДП-транзисторов обычно подается обратносмещающее напряжение источника питания, запирающее переход канал-подложка. При этом нужно учитывать, что величина потенциала подложки относительно истока (канала) влияет на уровень порогового напряжения пропорционально коэффициенту влияния подложки. В полевых структурах типа КНС (кремний на сапфире) и пленочных МДП-структурах вопрос подключения подложки отпадает. Если в любом состоянии схемы не возникнет прямого смещения p-n-перехода закрытого транзистора, осуществляющего коммутацию нулевого информационного сигнала, то подложку допустимо соединять с истоком. Для условия симметричности схем естественно выбрать уровни напряжения источников питания обеих полярностей равными друг другу, т.е. | +Udd | = | -Uee | = Uпит. Тогда высокое пороговое напряжение U02 = 1,5 Uпит, а низкое пороговое напряжение U01 = 0,5Uпит у МДП-транзисторов, обозначенных соответственно 2th и 1th. 23 5.4.Моделирование трехуровневых логических схем в среде программы Electronics Workbench. Программа Electronics Workbench разработана фирмой Interactiv Image Tehnologies (Канада) для схемотехнического моделирования аналоговых и цифровых радиоэлектронных устройств различного назначения. Рис.5. Выделение трехуровневого инвертора в подсхему (Subcircuit) для последующего применения в анализе и синтезе сложных схем. В качестве примера на рис.5 показан один из этапов синтеза и исследования характеристик моделируемого трехуровневого инвертора, который синтезирован на взаимодополняющих полевых транзисторах с изолированным затвором с индуицированным каналом (Q7, Q8 на схеме) и со встроенным каналом (Q6,Q9). Программная среда Electronics Workbench позволяет создавать библиотеки элементов с задаваемыми параметрами, например, для моделей МДП-транзисторов существует возможность задавать более 20 параметров, в том числе пороговое напряжение, крутизну, коэффициент влияния подложки и т.д. Программа позволяет исследовать работу синтезированной схемы, производя 24 математическое моделирование схем и расчеты различных режимов их работы. Трехуровневые логические схемы, синтезированные в дипломной работе, были исследованы в програмной среде Electronics Workbench, в частности, с помощью процедуры Parameter sweep (вариация параметров) были построены передаточные характеристики разработанных схем, подтверждающие их работоспособность. Выбранные напряжения двуполярного источника питания моделируемых схем: +Udd = 4 B, -Uee = -4 B (что не является принципиальным). Для синтеза трехуровневых схем в среде Electronics Workbench была создана следующая библиотека моделей МДП-транзисторов: Рис.6. Библиотека моделей МДП-транзисторов, созданная в среде Electronics Workbench. Основной параметр, по которому они различаются – это уровень порогового напряжения: 1thEN – МДП-транзистор с индуицированным n-каналом (Enhancement N-MOSFET) с пороговым напряжением U0 = 2B; 2thEN – МДП-транзистор с индуицированным n-каналом (Enhancement N-MOSFET) с пороговым напряжением U0 = 6В; 1thEP – МДП-транзистор с индуицированным p-каналом (Enhancement P-MOSFET) с пороговым напряжением U0 = -2B; 2thEP – МДП-транзистор с индуицированным p-каналом (Enhancement P-MOSFET) с пороговым напряжением U0 = - 6В; 1thDN – МДП-транзистор со встроенным n-каналом (Depletion N-MOSFET) с пороговым напряжением U0 = -2B; 1thDP – МДП-транзистор со встроенным p-каналом (Depletion P-MOSFET) с пороговым напряжением U0 = 2B. Остальные транзисторы отличаются от перечисленных (нижний ряд на рис.6) только отсутствием соединения между выводами подложки и истока. 25 Рис.7. Сток-затворная характеристика МДП-компонента 1thEP. В программе Electronics Workbench были смоделированы измерения сток-затворных характеристик МДП-компонентов из созданной библиотеки. На рис.7-12 показаны схемы для снятия характеристик и графики, построенные программой для данных схем с помощью процедуры Parameter sweep электронного моделирования, позволяющей “измерять” напряжение в любой выбранной точке схемы при варьировании напряжения любого источника питания схемы в заданных пределах. Рис.8. Сток-затворная характеристика МДП-компонента 2thEP. Рис.9. Сток-затворная характеристика МДП-компонента 1thEN. 26 Рис.10.Сток-затворная характеристика МДП-компонента 2thEN. Рис.11. 1thDN. Сток-затворная характеристика МДП-компонента Рис.12. 1thDP. Сток-затворная характеристика МДП-компонента При использовании процедуры Parameter sweep можно задавать любую дискретность приращения варьируемого параметра. При уменьшении шага приращения увеличивается точность расчета графика и время, затрачиваемое программой на схемотехническое моделирование. 27 6.Синтез трехуровневых логических устройств. 6.1.Формализация синтеза. В разделе 5.3. были введены логические функции базовых компонентов трехуровневых структур вида Ax (y), где А – вход для управляющего сигнгала компонента или их соединения (затвор или соединение затворов МДП-транзисторов), x – информационный сигнал на истоке МДП-транзистора из множества {-1,0,1}, y – множество управляющих сигналов, при подаче которых на вход (затвор) компонента А последний переходит в открытое состояние, коммутируя информационный сигнал на выход (сток) МДПкомпонента или группы соединения компонентов. В случае, если управляющий сигнал не принадлежит множеству у, компонент находится в непроводящем состоянии (z-состоянии). Введенная логическая функция подобна обобщенным характеристическим функциям трехзначной логики. Последовательное соединение транзисторов соответствует конъюнкции информационного сигнала и управляющих сигналов, поданных на затворы МДП-транзисторов, поэтому ветвь последовательно соединенных транзисторов может быть эквивалентно представлена одним транзистором, на вход которого подается входной сигнал, соответствующий конъюнкции исходных функций. Параллельное соединение компонентов осуществляет дизъюнкцию функций. Соединение стоков транзисторов, выполняющих коммутацию разных информационных сигналов в одну точку, может быть формально представлено как дизъюнкция функций разных информационных сигналов, при этом необходимо соблюдение условия присутствия на выходе только одного из информационных сигналов в случае каждого из управляющих сигналов, т.е. исключить состязания информационных сигналов. Таким образом, чтобы синтезировать любую трехзначную логическую функцию, необходим полный набор девяти базовых функций, приведенный в табл.7, для всех комбинаций информационного и управляющего сигналов. 28 Таблица 7. Полный набор базовых функций. ИнформационУправляющий сигнал ный сигнал -1 0 -1 -1 -1 A (-1) A (0) 0 0 A (-1) A0(0) 1 A1(-1) A1(0) Из данных функций базовыми осуществляются следующие 4 функции: A-1(1), 1 -1 A (1) A0(1) A1(1) компонентами A0(-1), A0(1), A1(-1). Кроме них базовыми компонентами выполняются еще следующие 4 функции: A-1(0,1), A0(-1,0), A0(0,1), A1(-1,0), которые коммутируют на выход информационный сигнал при управляющем, равном одному из двух сигналов, определенных функцией. Данные базовые функции позволяют произвести минимизацию синтезируемых функций. В таблице 8 сведены функциональные характеристики базовых компонентов из библиотеки МДП-транзисторов, созданной в среде программы Electronics Workbench для синтеза и моделирования трехуровневых логических схем. Таблица 8. Функции компонентов библиотеки базовых элементов среды моделирования Electronics Workbench. Тип ИнформациСостояние выхода при Функция элемента онный сигнал управляющем сигнале элемента -1 0 1 1thEP +1 +1 +1 z A1(-1,0) 2thEP +1 +1 z z A1(-1) 1thDN 0 z 0 0 A0(0,1) 1thDP 0 0 0 z A0(-1,0) 1thEN 0 z z 0 A0(1) 1thEP 0 0 z z A0(-1) 1thEN -1 z -1 -1 A-1(0,1) 2thEN -1 z z -1 A-1(1) При синтезе трехуровневых логических устройств, как из базовых компонентов, так и на основе простых базисов трехзначной логики, для минимизации и взаимных преобразований применимы следующие тождества и законы трехзначной логики: 29 Идемпотентные законы Коммутативные законы xx=x x&x=x (6.1) (6.2) xy=yx x&y=y&x (6.3) (6.4) Ассоциативные законы (x  y)  z = x  (y  z) (x & y) & z = x & (y & z) Дистрибутивные законы x & (y  z) = x & y  x & z x  ( y & z) = (x  y) & (x  z) Законы двойственности (теоремы де Моргана) _______ __ __ ________ __ __ xy=x&y x&y=xy (6.5) (6.6) (6.7) (6.8) (6.9) (6.10) Законы отрицания __ xx=|x| (6.11) __ x&x=-|x| 1x=1 -1  x = x 1&x=x -1 & x = -1 Закон двойного отрицания (6.12) (6.13) (6.14) (6.15) (6.16) ––– x=x (6.17) Законы поглощения (абсорбция) x  (x & y) = x (6.18) x & (x  y) = x (6.19) Перечисленные законы, за исключением законов отрицания, записываются аналогично законам двоичной булевой алгебры. Операции склеивания и обобщенного склеивания двоичной алгебры логики не являются истинными для трехзначной логики. При минимизации трехзначных логических функций, выраженных функциями базовых элементов, можно воспользоваться следующими тождествами, аналогичными операциям склеивания: A1(-1,0) & A1(-1) = A1(-1) (6.20) 1 1 1 A (-1,0)  A (-1) = A (-1,0) (6.21) A1(-1) & B1(-1)  A1(-1,0) & B1(-1,0) (6.22) Тождества истинны для любых информационных сигналов. 30 6.2.Синтез трехуровневого инвертора. Трехуровневый инвертор дожен выполнять функцию инверсии трехзначной логики или так называемую операцию диаметрального отрицания, т.е. значение “ИСТИНА”(+1) он должен переводить в значение “ЛОЖЬ”(-1) и наоборот, а значение “НЕОПРЕДЕЛЕННОСТЬ” передавать без изменения. Таким образом, для него верна следующая таблица истинности. Таблица 8. Таблица истинности инвертора. x -1 0 1 __ x 1 0 -1 Расширенная логическая функция, соответствующая таблице истинности инвертора и состоящая из дизъюнкций базовых функций, записывается следующим образом: __ x = x -1(1)  x 0 (0)  x 1 (-1) (6.2.1) Базовыми МДП-компонентами выполняются функции x (1) (компонентом 2thEN из библиотеки элементов Electronics Workbench) и x 1 (-1) (компонентом 2thEP). Базвая функция x 0 (0) является конъюнкцией двух функций МДП-транзисторов со встроенными n и p каналами: -1 x 0 (0) = x 0 (-1,0) & x 0 (0,1) (6.2.2) Данная конъюнкция соответствует последовательному соединению МДП-транзисторов 1thDN и 1thDP библиотеки элементов. В результате мы имеем схемотехническую формулу для реализации инвертора: x = x –1 (1)  x 0 (-1,0) & x 0 (0,1)  x 1 (-1) (6.2.3) По схемотехнической формуле (6.2.3) осуществляется непосредственный синтез инвертора из МДП-транзисторов базовой библиотеки. На рис. 13 приведена схема инвертора, синтезированная по данной схемотехнической формуле. 31 Рис.13. Схема инвертора, синтезированного по схемотехнической формуле (6.2.3). Схема скопирована из среды схемотехнического моделирования Electronics Workbench. Рассмотрим работу трехуровневого инвертора. На рис. 14,а приведены вольтамперные характеристики транзисторов, на которых реализован инвертор. При изменении входного сигнала от -Uee до 0 в противофазе работают транзисторы 2thEP и 1thDN, первый при этом закрывается, а второй открывается, обеспечивая смену выходного сигнала с Udd до 0. В процессе смены сигнала транзистор 1thDP открыт, а транзистор 2thEN закрыт. При входном сигнале, равном 0, транзисторы с индуицированными каналами 2thEP и 2thEN закрыты, а транзисторы со встроенными каналами 1thDN и 1thDP открыты, и на выходе присутствует сигнал 0. При изменении входного сигнала от 0 до +Udd в противофазе уже работают транзисторы 1thDP и 2thEN, при этом первый закрывается, а второй открывается, и сигнал на выходе меняется с 0 до –Uee. В результате передаточная характеристика трехуровневого инвертора будет иметь вид, показанный на рис.14,б. Подложки транзисторов со встроенным каналом 1thDN и 1thDP в этой схеме необходимо соединять или с их истоками, или с питающими шинами +Udd для p-канального транзистора и –Uee для n-канального. Если подложка соединена с истоком, то при высоком выходном сигнале любой полярности у транзистора со встроенным каналом, который в этом случае закрыт, p-n переход сток-подложка смещен обратно активным высоким выходным сигналом. Низкопороговые компоненты 1th при моделировании схемы инвертора в среде программы Electronics Workbench имеют пороговое напряжение |0,5Udd|, а высокопороговые |1,5Udd| по модулю. 32 Рис.14. Вольтамперные характеристики МДП-компонентов инвертора (а) и его передаточная характеристика (б). Работа схемы синтезированного трехуровневого инвертора была смоделирована в среде программы схемотехнического моделирования Electronics Workbench. При помощи процедуры Parameter sweep (вариация параметров) программой была построена передаточная характеристика моделируемой схемы. На рис. 15 приведена схема модели с источниками питания V5, V6 и источником входного сигнала V7, напряжение которого в процессе моделирования меняется от –Uee до +Udd. На рис.16 приведена передаточная характеристика инвертора, которая скопирована из среды программы Electronics Workbench. 33 Рис.15.Схема моделирования трехуровневого инвертора для снятия его передаточной характеристики и измерения параметров в среде программы Electronics Workbench. Рис.16. Передаточная характеристика инвертора, построенная для схемы, изображенной на рис.15, при помощи процедуры Parameter sweep программы Electronics Workbench. По оси абсцисс напряжение на входе инвертора в точке соединения затворов 1 рис.15, по оси ординат – выходное напряжение в точке 3 схемы на рис.15. 34 В среде программы Electronics Workbench было смоделировано осциллографическое исследование схемы инвертора. Рис.17. Исследование работы схемы трехуровневого инвертора в среде программы Electronics Workbench с помощью виртуальных генератора и двухлучевого осциллографа. Осциллограммы приведены на рис.18 Рис.18. Осциллограммы входного (красный луч) и выходного (синий луч) сигналов трехуровневого инвертора на схеме рис.17. При линейном изменении входного сигнала видно четкое переключение уровней выходного сигнала инвертора. 35 6.3.Характеристические функции. Для синтеза схем, выполняющих функции трехзначной логики, важную роль играют характеристические функции. В трехзначной логике три характеристических функции. Их таблицы истинности приведены в таблице 9. Таблица 9. Характеристические функции. x -1(x) 0(x) -1 1 -1 0 -1 1 1 -1 -1 1(x) -1 -1 1 Характеристическая функция -1(x) просто реализуется на МДП-транзисторах с индуицированным каналом. Расширенная логическая формула данной функции записывается следующим образом: -1(x) = x1(-1)  x -1(0,1) (6.3.1) По формуле (6.3.1) производится схемотехническая реализация характеристической функции -1(x). На рис.19 приведена синтезированная схема, выполняющая характеристическую функцию, скопированная из среды схемотехнического моделирования Electronics Workbench. Рис.19. Схема, выполняющая характеристическую функцию -1(x), скопированная из среды схемотехнического моделирования Electronics Workbench. Точка 2 является выходом схемы. 36 Рис.20. Передаточная характеристика схемы, изображенной на рис.19 и выполняющей характеристическую функцию -1(x). Характеристика построена при моделировании схемы в среде Electronics Workbench с помощью процедуры Parameter sweep и отражает изменение выходного напряжения в т.2 схемы в зависимости от входного в т.1. На рис.20 приведена передаточная характеристика синтезированной схемы, построенная программой схемотехнического моделирования Electronics Workbench с помощью процедуры Parameter sweep. Данная характеристика рассчитывалась программой для изменения напряжения источника входного сигнала V1 схемы на рис.19 от –4 В до +4 В при шаге дискретного приращения 0,1 В. График на рис.20 показывает четкое переключение выходных сигналов и неискаженность их уровней, а так же соответствие работы схемы таблице истинности характеристической функции -1(x). Также на МДП-компонентах достоточно просто реализуется инверсия характеристической функции 1(x). Расширенная логическая формула инверсии этой функции записывается следующим образом: 1(x) = x1(-1,0)  x -1(0) (6.3.2) Схема, синтезированная по формуле (6.3.2), приведена на рис.21. 37 Рис.21. Синтезированная схема, выполняющая инверсию характеристической функции 1(x). Транзистор Q2, выделенный красным цветом, имеет высокий порог U0 = 6В по модулю (2thEN), транзистор Q4 имеет пороговое напряжение U0 = 2В по модулю (1thEP). Точка 5 – вход схемы, точка 6 – выход. Схема скопирована из среды схемотехнического моделирования Electronics Workbench. Для данной схемы в среде программы Electronics Workbench с помощью процедуры Parameter sweep была построена передаточная характеристика, приведенная на рис.22. Рис.22. Передаточная характеристика схемы, изображенной на рис.21 и выполняющей инверсию характеристической функции 1(x). На оси абсцисс – изменение входного напряжения в точке 5 схемы, на оси ординат – выходное напряжение в точке 6 схемы, приведенной на рис.21. Характеристика построена в среде программы Electronics Workbench при шаге дискретного приращения входного напряжения 0,1 В. 38 С помощью схемы, выполняющей инверсию максимальных активных сигналов +1 и –1, и схемы выполняющей функцию 1(x), можно получить характеристическую функцию 1(x), проинвертировав выходной сигнал схемы, изображенной на рис. 21. Функцию инверсии максимальных активных сигналов может выполнять любая из схем, приведенных на рис.19 и рис.21. Для синтеза трехуровневых устройств, выполняющих функции трехзначной логики, представляет особый интерес характеристическая функция нуля 0(x). Ее расширенная логическая формула, состоящая из дизъюнкций базовых логических функций, записывается следующим образом: 0(x) = x -1(1)  x1(0)  x -1(-1) (6.3.3) В расширенной логической формуле (6.3.3) две последних базовых логических функции x1(0) и x –1 (-1) не реализуются непосредственно каким-либо из базовых компонентов трехуровневых структур. Данные логические функции можно реализовать на основе суперпозиции базовых компонентов. Синтез трехуровневой схемы, выполняющей характеристическую функцию 0(x), будет произведен после дополнения к набору базовых элементов, выполняющих базовые логические функции, схемами, реализующими оставшиеся базовые функции A-1(-1), A-1(0), A1(0), A1(1). 39 6.4.Дополнение к набору базовых компонентов. В таблице 7 раздела 6.1 приведен полный набор базовых функций, из которых лишь часть реализуется базовыми МДПкомпонентами, перечисленными в таблице 8 на стр.29. Оставшуюся часть можно реализовать, используя суперпозицию базовых компонентов и синтезированных в разделе 6.3 характеристических функций. Полный набор базовых функций позволит синтезировать любую трехуровневую схему, выполняющую любую функцию трехзначной логики и зависящую от произвольного числа переменных. Если с затвором элемента 1thEP, выполняющего базовую функцию А1(-1,0) или элемента 2thEP, выполняющего функцию А1(-1), соединить выход схемы, осуществляющей инверсию характеристической функции 1, то получим схему, выполняющую базовую логическую функцию А 1 (1) = А1(1 (А)= -1). Данная схема приведена на рис.23. Рис.23. Схема, реализующая базовую логическую функцию А (1). При входном сигнале, равном “+1”, на выходе присутствует также сигнал “+1”. При остальных входных сигналах выход схемы находится в z-состоянии. 1 Если в данной реализации на рис.23 вместо части схемы, выполняющей инверсию характеристической функции 1 (А), применить схему, выполняющую характеристическую функцию -1(А), то синтезированная схема будет выполнять дополнительную базовую логическую функцию А1(0,1) = А1(-1(А) = -1). Данная базовая логическая функция может быть применима для 40 минимизации трехуровневых логических схем. Схема выполняющая дополнительную базовую логическую функцию А1(0,1), изображена на рис.24. Рис.24. Схема, реализующая дополнительную базовую логическую функцию А1(0,1). При входных сигналах, равных “0” (0B) и “-1” (-Uee), на выходе схемы присутствует сигнал “+1” (+Udd), иначе выход схемы находится в z-состоянии. Базовая функция А1(0) является конъюнкцией базовых функций А1(0,1) и А1(-1,0): А1(0) = А1(0,1) & А1(-1,0) (6.4.1) Рис.25. Схемотехническая реализация базовой логической функции А1(0). При нулевом входном сигнале на выходе присутствует “1”, в остальных случаях выход находится в z-состоянии. Символ “g” означает открытое состояние канала. 41 Данная конъюнкция реализуется последовательным 1 соединением схем, выполняющих функции А (0,1) и А1(-1,0). Схема, реализующая базовую функцию А1(0), приведена на рис. 25. Если выход схемы, выполняющей характеристическую функцию  -1 , соединить с затвором n-канального транзистора 1thEN, выполняющего базовую логическую функцию А-1(0,1), или транзистора 2thEN, выполняющего базовую логическую функцию А-1(1), то данная схема будет реализовывать базовую логическую функцию А-1(-1) = А-1( -1 (А) = 1), причем выходом её является сток данного транзистора. Схема, реализующая эту функцию, приведена на рис.26. Рис.26. Схемотехническая реализация базовой логической функции А-1(-1). На выходе схемы присутствует “-1”, когда на входе также сигнал “-1”. Иначе выход находится в z-состоянии. Если в реализации базовой функции на рис.26 вместо части схемы, выполняющей характеристическую функцию  -1, применить схему, выполняющую инверсию характеристической функции 1, то в этом случае схемотехнически будет реализована дополнительная базовая логическая функция А-1(-1,0)= =А-1(1(А)=1). Схема, реализующая дополнительную базовую функцию А-1(-1,0), приведена на рис.30. Базовая функция А-1(0) является конъюнкцией -1 -1 дополнительных базовых функций А (0,1) и А (-1,0): А-1(0) = А-1(0,1) & А-1(-1,0) (6.4.2) Данная конъюнкция осуществляется последовательным соединением соответствующих схемных реализаций, что показано на рис.31. 42 Рис.30. Схемотехническая реализация дополнительной базовой функции А-1(-1,0). На выходе схемы присутствует сигнал “-1”, если на входе схемы сигналы “-1” или “0”, иначе выход находится в z-состоянии. Рис.31. Схемотехническая реализация базовой функции А (0) = А-1(0,1) & А-1(-1,0). На выходе схемы присутствует “-1”, если на входе сигнал “0”, иначе выход находится в z-состоянии. -1 Таким образом, мы имеем полный набор 9 базовых функций, которые позволяют синтезировать любую трехзначную логическую функцию: А-1(-1), А-1(0), А-1(1), А0(-1), А0(0), А0(1), А1(-1), А1(0), А1(1). 43 Кроме того, мы имеем набор дополнительных базовых функций, позволяющих минимизировать синтезируемые схемы: А1(-1,0), А1(0,1), А0(0,1), А0(-1,0), А-1(0,1), А-1(-1,0). Произведем синтез характеристической функции 0(x). Её расширенная логическая формула записывается следующим образом (см. 6.3.3): 0(x) = x -1(1)  x 1(0)  x -1(-1) Она состоит из дизъюнкций базовых функций. Схемотехническая реализация характеристической функции допускает минимизацию, поскольку в двух членах дизъюнкции x 1(0) и x -1(-1) используется общая характеристическая функция -1(x): x1(0) = x1(0,1) & x1(-1,0) = x1(-1(x)= -1) & x1(-1,0) x -1(-1) = x -1(-1(x) = 1) (6.4.3) (6.4.4) Из (6.3.3), (6.4.3) и (6.4.4) получаем схемотехническую формулу: 0(x) = x -1(1)  x1(-1(x)= -1) & x1(-1,0) x -1(-1(x)= 1) (6.4.5) По данной схемотехнической формуле осуществляем синтез схемы, реализующей характеристическую функцию 0(x). Синтезированная схема приведена на рис.32. Данная схема скопирована из среды программы схемотехнического моделирования Electronics Workbench, куда была введена для построения передаточной характеристики и проверки работоспособности. Передаточная характеристика, изображенная на рис.33, построена в среде Electronics Workbench с помощью процедуры Parameter sweep при шаге дискретного приращения входного напряжения 0,1В. График передаточной характеристики синтезированной схемы показывает, что схема имеет четкий порог переключения, неискаженность уровней выходных сигналов, и работа схемы соответствует таблице истинности для характеристической функции 0(x) (см. табл.9). 44 Рис.32. Схемотехническая реализация характеристической функции 0(x). Схема смоделирована в среде программы схемотехнического моделироания Electronics Workbench для построения передаточной характеристики. Рис.33. Передаточная характеристика, построенная с помощью процедуры Parameter sweep программы Electronics Workbench для схемы, изображенной на рис.32, которая реализует характеристическую функцию 0(x). 45 В разрабатываемых трехуровневых устройствах при переходе из одного логического состояния в другое какая-либо пара или группа МДП-транзисторов работает в противофазе, обеспечивая смену логических уровней. Известно, что если n-канальный транзистор передает информационный сигнал, отрицательный по отношению к информационному сигналу, передаваемому комплементарным ему транзистором, т.е. если n-канальный транзистор обеспечивает смену сигнала с высокого уровня на низкий, то этот информационный сигнал передается на сток без искажения. Если же n-канальный транзистор обеспечивает смену сигнала на более положительный по отношению к сменяемому (т.е. потенциал истока транзистора положительный по отношению к потенциалу истока ещё до смены логических уровней), то в этом случае передаваемый информационный сигнал искажается на величину порогового напряжения данного транзистора, т.е. выходной сигнал будет меньше информационного на величину порогового напряжения. То же самое верно для p-канальных МДПтранзисторов, если уровень рассматриваемых сигналов изменить на противоположный. Процесс переключения в этих случаях будет более затяжным при переходе через пороговый уровень. Подобная ситуация может возникнуть в трехуровневых устройствах при коммутации МДП-транзисторами нулевого информационного сигнала. В этом случае коммутирующий транзистор можно заменить на соответствующую схему, являющуюся композицией базовых компонентов. В качестве примера рассмотрим возможные реализации базовой логической функции А0(-1), которая схемотехнически осуществляется низкопороговым МДП-транзистором с индуицированным p-каналом 1thEP из библиотеки базовых элементов среды программного моделирования электронных схем Electronics Workbench. Данную базовую функцию можно реализовать, используя схему, выполняющую характеристическую функцию  -1 (х). Тогда в качестве транзистора, коммутирующего нулевой информационный сигнал, можно применить транзисторы как со встроенным, так и с индуицированным n-каналом. Обе реализации приведены на рис. 34 и 35. Таким образом, выполнение одной и той же базовой логической функции можно осуществить, используя в качестве коммутирующего нулевой сигнал транзистор как с каналом n-типа, так и р-типа – в зависимости от знака противофазного информационного сигнала. 46 Рис.34. Реализация базовой логической функции А0(-1), где в качестве компонента, коммутирующего нулевой информационный сигнал, используется транзистор со встроенным n-каналом. Рис.35. Схемотехническая реализация базовой логической функции А0(-1), где в качестве компонента, коммутирующего нулевой информационный сигнал, используется транзистор с индуицированным n-каналом. Схема на рис. 35 с использованием транзистора с индуицированным каналом предпочтительнее, поскольку она обеспечивает гарантированное закрывание канала вне зависимости от потенциала стока. В случае использования транзистора со встроенным каналом, как на рис.34, если он будет работать на нагрузку, подключенную к отрицательному полюсу источника питания,то нулевой информационный сигнал будет искажаться. 47 6.5.Функции модуля и циклического отрицания. В трехуровневых системах, выполняющих функции трехзначной логики, важную роль играет функция “модуль”, которая является детектором определенного события или сообщения в трехзначной логике. При сигнале на входе функции модуля “ИСТИНА”(+1) или “ЛОЖЬ”(-1) на выходе схемы присутствует сигнал “ИСТИНА”(+1), если входной сигнал “0” – “НЕОПРЕДЕЛЕННОСТЬ”, то на выходе схемы также сигнал “0”. Данную функцию можно реализовать, используя схему трехуровневого инвертора и схему, осуществляющую трехзначную дизъюнкцию, поскольку функция модуля согласно закону отрицания трехзначной логики (см. (6.11)) записывается как |x|=x  x (6.5.1) Но с точки зрения аппаратных затрат оптимальнее синтезировать схему, выполняющую функцию модуля, непосредственно из базовых компонентов трехуровневых устройств по таблице истинности для этой функции. Тогда расширенная логическая формула данной логической функции записывается следующим образом: | x | = x1(-1)  x0(0)  x1(1) (6.5.2) По формуле (6.5.2) составляется схемотехническая формула: | x | = x1(-1)  x0(-1,0) & x0(0,1)  x1( 1(x) = -1) (6.5.3) По схемотехнической формуле осуществляется непосредственный синтез схемы из базовых компонентов трехуровневых устройств. Синтезированная схема приведена на рис.36. Схема скопирована из среды схемотехнического моделирования Electronics Workbench, куда была введена для исследования характеристик и проверки работоспособности. Передаточная характеристика схемы, осуществляющей функцию модуля, изображена на рис.37. Передаточная характеристика построена в среде Electronics Workbench c помощью процедуры Parameter sweep (вариация параметров) для шага дискретного приращения входного напряжения 0,1В. Схема имеет четкий порог переключения и неискаженность уровней выходных сигналов. 48 Рис.36. Синтезированная схема, выполняющая функцию модуля трехзначной логики | x |. Выход схемы – точка 10, ко входу схемы подключен источник входного сигнала V1, напряжение которого меняется в диапазоне (– 4 …+4)В в процессе расчета передаточной характеристики в среде моделирования Electronics Workbench. Красным цветом выделены высокопороговые МДПкомпоненты. Рис.37. Передаточная характеристика схемы, изображенной на рис.36. Характеристика построена с помощью процедуры Parameter sweep в среде программы схемотехнического моделирования Electronics Workbench. На оси абсцисс – варьируемое напряжение источника входного сигнала схемы V1, на оси ординат – выходное напряжение в точке 10 схемы, изображенной на рис.36. 49 В синтезе трехуровневых логических схем, выполняющих как функции трехзначной логики, так и арифметические операции в троичной системе счисления, исключительную роль играет функция циклического отрицания трехзначной логики. Определение этой функции и её таблица истинности приведена в таблице 4 раздела 4. Заметим, что троекратное циклическое отрицание аргумента в трехзначной логике равно этому аргументу. Часто при синтезе трехуровневых логических схем наряду с использованием функции циклического отрицания возникает необходимость применения функции двойного циклического отрицания. Для оптимизации с точки зрения аппаратных расходов, выгоднее использовать две разные схемы, выполняющие обе эти функции, нежели одну схему применять два раза для выполнения функции двойного циклического отрицания. Функцию однократного циклического отрицания можно назвать “правым циклом”, поскольку ряд истинностных значений в таблице истинности данной операции циклически сдвигается в определенном направлении (см.табл.4). Аналогично функцию двойного циклического отрицания можно назвать “левым циклом”, поскольку ряд истинностных значений в этом случае циклически сдвигается в обратном направлении. Правый цикл обозначается стрелкой в правую сторону над аргументом, левый цикл, соответственно, - стрелкой в левую сторону. Осуществим синтез трехуровневых схем, реализующих операции правого и левого циклов трехзначной логики. В таблице 10 приведены таблицы истинности для данных функций. Таблица 10.Таблица истинности для циклических отрицаний. x -1 0 1   x 0 1 -1 x 1 -1 0 По таблице истинности для правого цикла составляем расширенную логическую формулу:  x = x0(-1)  x1(0)  x –1(1) (6.5.4) Все члены дизъюнкции (6.5.4) являются базовыми логическими функциями, которые представлены компонентами базового набора трехуровневых структур, поэтому схема 50 синтезируется непосредственно по расширенной логической формуле. Схемная реализация функции правого цикла приведена на рис.38. Рис.38. Схемотехническая реализация функции циклического отрицания (правый цикл) трехзначной логики. Элементы Q1-Q3,Q5 выполняют базовую логическую функцию x1(0), элемент Q4 – функцию x0(-1), элемент Q6 – функцию x -1(1). Рис.39. Передаточная характеристика схемы, изображенной на рис.38, осуществляющей функцию циклического отрицания. Характеристика построена в среде программы схемотехнического моделирования Electronics Workbench c помощью процедуры Parameter sweep при шаге дискретного приращения напряжения 0,1В источника входного сигнала V1 рис.38. 51 Приведенная на рис. 39 передаточная характеристика синтезированной схемы, осуществляющей функцию правого цикла, показывает, что при переключении с нулевого логического уровня на уровень “ +1” происходит искажение информационного сигнала вследствии того, что транзистор Q4 закрывается не полностью, поскольку сток становится более положительным в процессе переключения, чем исток. На этом участке переходной характеристики транзистор Q4 ведет себя как источник тока, работающий на переменную нагрузку из последовательно соединенных полевых транзисторов Q2, Q3. Чем более положительным становится сток транзистора Q4 в процессе переключения по мере открывания транзисторов Q2, Q3, тем выше требуется напряжение на его затворе, необходимое для запирания канала. Если подобное искажение неприемлемо, то можно применить n-канальный транзистор в качестве коммутирующего нулевой информационный сигнал, соединив его затвор с точкой соединения стоков транзисторов Q1 и Q5. Тогда данная часть схемы будет осуществлять функцию х0(-1), что было показано в разделе 6.4 (см. рис.35). В этом случае при переключении с нулевого логического уровня на уровень “ +1” на выходе схемы искажения информационных сигналов не будет, поскольку процесс перекрытия канала в данном случае не зависит от потенциала стока. Рис.40. Модифицированный вариант схемной реализации функции правого цикла, приведенной на рис.38. Здесь функцию х0(-1) выполняют транзисторы Q23, Q24 и Q41. 52 Улучшенный вариант схемы приведен на рис. 40. Схема также скопирована из среды программы схемотехнического моделирования Electronics Workbench, куда была введена для исследования ее характеристик. На рис. 41 приведена передаточная характеристика схемы, построенная в среде Electronics Workbench с помощью процедуры Parameter sweep для шага дискретного приращения входного напряжения в 0,1В. Как видно из графика, в этом случае действительно не происходит искажения информационного сигнала при переключении схемы из одного состояния в другое. Рис.41. Передаточная характеристика схемы, приведенной на рис.40, которая осуществляет операцию циклического отрицания (правый цикл). График построен программой Electronics Workbench для данной схемы. Из графика видно четкое переключение схемы и неискаженность уровней выходных сигналов. Синтезируем схему, осуществляющую логическую операцию двойного циклического отрицания, или левый цикл. По таблице истинности для данной функции (см. таблицу 10) составляем расширенную логическую формулу:  x = x1(-1)  x –1(0)  x0(1) (6.5.5) Чтобы при переключении логических состояний в синтезируемой схеме не было искажений информационных сигналов, в ней базовую логическую функцию x0(1) следует также реализовать композицией базовых элементов, аналогичной 53 примененной в схеме правого цикла, где нулевой информационный сигнал коммутируется р-канальным МДП-транзистором с индуицированным каналом. Схемотехническая формула данной базовой логической функции записывается как x0(1) = x0(1(x) = -1) Cхемотехническая записывается как формула (6.5.6) базовой функции х –1 (0) x –1(0) = x –1(0,1) & x –1(-1,0) = = x –1(0,1) & x –1( 1(x) = 1) (6.5.7) Cинтезированная по данным формулам схема приведена на рис.42. Рис.42. Синтезированная схемотехническая реализация логической функции двойного циклического отрицания (левый цикл). Базовую логическую функцию х1(-1) выполняет транзистор Q8, функцию х0(1) – транзисторы Q7,Q9 и Q42, функцию х -1(0) – транзисторы Q7,Q9 и Q11. Схема скопирована из среды программы схемотехнического моделирования Electronics Workbench. 54 Работа синтезированной схемы была исследована в среде схемотехнического моделирования Electronics Workbench. Передаточная характеристика схемы, рассчитанная данной программой, приведена на рис.43. Рис.43. Передаточная характеристика схемы, осуществляющей функцию двойного циклического отрицания, которая приведена на рис.42 (функция левого цикла). Характеристика построена в среде программы схемотехнического моделирования Electronics Workbench с помощью процедуры Parameter sweep при шаге дискретного приращения для входного напряжения от источника V4 cхемы на рис.42 в 0,1В. График характеристики показывает, что схема, синтезированная имеет четкий и выраженный порог переключения и неискаженность выходных логических уровней. Работа схемы соответствует таблице истинности для функции двойного циклического отрицания (левого цикла), которая приведена в табл. 10. 55 6.5.Функции модуля и циклического отрицания. В трехуровневых системах, выполняющих функции трехзначной логики, важную роль играет функция “модуль”, которая является детектором определенного события или сообщения в трехзначной логике. При сигнале на входе функции модуля “ИСТИНА”(+1) или “ЛОЖЬ”(-1) на выходе схемы присутствует сигнал “ИСТИНА”(+1), если входной сигнал “0” – “НЕОПРЕДЕЛЕННОСТЬ”, то на выходе схемы также сигнал “0”. Данную функцию можно реализовать, используя схему трехуровневого инвертора и схему, осуществляющую трехзначную дизъюнкцию, поскольку функция модуля согласно закону отрицания трехзначной логики (см. (6.11)) записывается как |x|=x  x (6.5.1) Но с точки зрения аппаратных затрат оптимальнее синтезировать схему, выполняющую функцию модуля, непосредственно из базовых компонентов трехуровневых устройств по таблице истинности для этой функции. Тогда расширенная логическая формула данной логической функции записывается следующим образом: | x | = x1(-1)  x0(0)  x1(1) (6.5.2) По формуле (6.5.2) составляется схемотехническая формула: | x | = x1(-1)  x0(-1,0) & x0(0,1)  x1( 1(x) = -1) (6.5.3) По схемотехнической формуле осуществляется непосредственный синтез схемы из базовых компонентов трехуровневых устройств. Синтезированная схема приведена на рис.36. Схема скопирована из среды схемотехнического моделирования Electronics Workbench, куда была введена для исследования характеристик и проверки работоспособности. Передаточная характеристика схемы, осуществляющей функцию модуля, изображена на рис.37. Передаточная характеристика построена в среде Electronics Workbench c помощью процедуры Parameter sweep (вариация параметров) для шага дискретного приращения входного напряжения 0,1В. Схема имеет четкий порог переключения и неискаженность уровней выходных сигналов. 56 Рис.36. Синтезированная схема, выполняющая функцию модуля трехзначной логики | x |. Выход схемы – точка 10, ко входу схемы подключен источник входного сигнала V1, напряжение которого меняется в диапазоне (– 4 …+4)В в процессе расчета передаточной характеристики в среде моделирования Electronics Workbench. Красным цветом выделены высокопороговые МДПкомпоненты. Рис.37. Передаточная характеристика схемы, изображенной на рис.36. Характеристика построена с помощью процедуры Parameter sweep в среде программы схемотехнического моделирования Electronics Workbench. На оси абсцисс – варьируемое напряжение источника входного сигнала схемы V1, на оси ординат – выходное напряжение в точке 10 схемы, изображенной на рис.36. 57 В синтезе трехуровневых логических схем, выполняющих как функции трехзначной логики, так и арифметические операции в троичной системе счисления, исключительную роль играет функция циклического отрицания трехзначной логики. Определение этой функции и её таблица истинности приведена в таблице 4 раздела 4. Заметим, что троекратное циклическое отрицание аргумента в трехзначной логике равно этому аргументу. Часто при синтезе трехуровневых логических схем наряду с использованием функции циклического отрицания возникает необходимость применения функции двойного циклического отрицания. Для оптимизации с точки зрения аппаратных расходов, выгоднее использовать две разные схемы, выполняющие обе эти функции, нежели одну схему применять два раза для выполнения функции двойного циклического отрицания. Функцию однократного циклического отрицания можно назвать “правым циклом”, поскольку ряд истинностных значений в таблице истинности данной операции циклически сдвигается в определенном направлении (см.табл.4). Аналогично функцию двойного циклического отрицания можно назвать “левым циклом”, поскольку ряд истинностных значений в этом случае циклически сдвигается в обратном направлении. Правый цикл обозначается стрелкой в правую сторону над аргументом, левый цикл, соответственно, - стрелкой в левую сторону. Осуществим синтез трехуровневых схем, реализующих операции правого и левого циклов трехзначной логики. В таблице 10 приведены таблицы истинности для данных функций. Таблица 10.Таблица истинности для циклических отрицаний. x -1 0 1   x 0 1 -1 x 1 -1 0 По таблице истинности для правого цикла составляем расширенную логическую формулу:  x = x0(-1)  x1(0)  x –1(1) (6.5.4) Все члены дизъюнкции (6.5.4) являются базовыми логическими функциями, которые представлены компонентами базового набора трехуровневых структур, поэтому схема 58 синтезируется непосредственно по расширенной логической формуле. Схемная реализация функции правого цикла приведена на рис.38. Рис.38. Схемотехническая реализация функции циклического отрицания (правый цикл) трехзначной логики. Элементы Q1-Q3,Q5 выполняют базовую логическую функцию x1(0), элемент Q4 – функцию x0(-1), элемент Q6 – функцию x -1(1). Рис.39. Передаточная характеристика схемы, изображенной на рис.38, осуществляющей функцию циклического отрицания. Характеристика построена в среде программы схемотехнического моделирования Electronics Workbench c помощью процедуры Parameter sweep при шаге дискретного приращения напряжения 0,1В источника входного сигнала V1 рис.38. 59 Приведенная на рис. 39 передаточная характеристика синтезированной схемы, осуществляющей функцию правого цикла, показывает, что при переключении с нулевого логического уровня на уровень “ +1” происходит искажение информационного сигнала вследствии того, что транзистор Q4 закрывается не полностью, поскольку сток становится более положительным в процессе переключения, чем исток. На этом участке переходной характеристики транзистор Q4 ведет себя как источник тока, работающий на переменную нагрузку из последовательно соединенных полевых транзисторов Q2, Q3. Чем более положительным становится сток транзистора Q4 в процессе переключения по мере открывания транзисторов Q2, Q3, тем выше требуется напряжение на его затворе, необходимое для запирания канала. Если подобное искажение неприемлемо, то можно применить n-канальный транзистор в качестве коммутирующего нулевой информационный сигнал, соединив его затвор с точкой соединения стоков транзисторов Q1 и Q5. Тогда данная часть схемы будет осуществлять функцию х0(-1), что было показано в разделе 6.4 (см. рис.35). В этом случае при переключении с нулевого логического уровня на уровень “ +1” на выходе схемы искажения информационных сигналов не будет, поскольку процесс перекрытия канала в данном случае не зависит от потенциала стока. Рис.40. Модифицированный вариант схемной реализации функции правого цикла, приведенной на рис.38. Здесь функцию х0(-1) выполняют транзисторы Q23, Q24 и Q41. 60 Улучшенный вариант схемы приведен на рис. 40. Схема также скопирована из среды программы схемотехнического моделирования Electronics Workbench, куда была введена для исследования ее характеристик. На рис. 41 приведена передаточная характеристика схемы, построенная в среде Electronics Workbench с помощью процедуры Parameter sweep для шага дискретного приращения входного напряжения в 0,1В. Как видно из графика, в этом случае действительно не происходит искажения информационного сигнала при переключении схемы из одного состояния в другое. Рис.41. Передаточная характеристика схемы, приведенной на рис.40, которая осуществляет операцию циклического отрицания (правый цикл). График построен программой Electronics Workbench для данной схемы. Из графика видно четкое переключение схемы и неискаженность уровней выходных сигналов. Синтезируем схему, осуществляющую логическую операцию двойного циклического отрицания, или левый цикл. По таблице истинности для данной функции (см. таблицу 10) составляем расширенную логическую формулу:  x = x1(-1)  x –1(0)  x0(1) (6.5.5) Чтобы при переключении логических состояний в синтезируемой схеме не было искажений информационных сигналов, в ней базовую логическую функцию x0(1) следует также реализовать композицией базовых элементов, аналогичной 61 примененной в схеме правого цикла, где нулевой информационный сигнал коммутируется р-канальным МДП-транзистором с индуицированным каналом. Схемотехническая формула данной базовой логической функции записывается как x0(1) = x0(1(x) = -1) Cхемотехническая записывается как формула (6.5.6) базовой функции х –1 (0) x –1(0) = x –1(0,1) & x –1(-1,0) = = x –1(0,1) & x –1( 1(x) = 1) (6.5.7) Cинтезированная по данным формулам схема приведена на рис.42. Рис.42. Синтезированная схемотехническая реализация логической функции двойного циклического отрицания (левый цикл). Базовую логическую функцию х1(-1) выполняет транзистор Q8, функцию х0(1) – транзисторы Q7,Q9 и Q42, функцию х -1(0) – транзисторы Q7,Q9 и Q11. Схема скопирована из среды программы схемотехнического моделирования Electronics Workbench. 62 Работа синтезированной схемы была исследована в среде схемотехнического моделирования Electronics Workbench. Передаточная характеристика схемы, рассчитанная данной программой, приведена на рис.43. Рис.43. Передаточная характеристика схемы, осуществляющей функцию двойного циклического отрицания, которая приведена на рис.42 (функция левого цикла). Характеристика построена в среде программы схемотехнического моделирования Electronics Workbench с помощью процедуры Parameter sweep при шаге дискретного приращения для входного напряжения от источника V4 cхемы на рис.42 в 0,1В. График характеристики показывает, что схема, синтезированная имеет четкий и выраженный порог переключения и неискаженность выходных логических уровней. Работа схемы соответствует таблице истинности для функции двойного циклического отрицания (левого цикла), которая приведена в табл. 10. 63 6.7.Функция трехзначной дизъюнкции. В. И. Шестаковым дано следующее определение трехзначной дизъюнкции: сильная дизъюнкция (P  Q) имеет следующие значения истинности: 1) она верна, когда верно P (каково бы ни было Q) или когда верно Q (каково бы ни было P); 2) она ложна, если ложно Р и ложно Q; 3) она определена только в указанных случаях (а потому не определена в остальных). Этому определению соответствует таблица истинности трехзначной функции дизъюнкции в принятой системе кодирования истинностных значений, приведенная в табл. 13. Таблица 13. Таблица истинности трехзначной дизъюнкции. АВ -1 0 1 -1 -1 0 1 0 0 0 1 1 1 1 1 Если синтезировать схему, осуществляющую трехзначную логическую функцию инверсии дизъюнкции двух аргументов, то синтез будет проще и количество базовых компонентов в синтезируемой схеме будет меньше, как и в случае синтеза схемы, осуществляющей функцию трехзначной конъюнкции. Таблица истинности функции инверсии дизъюнкции приведена в табл.14. Таблица 14. Таблица истинности инверсии дизъюнкции. А  В -1 0 1 -1 1 0 -1 0 0 0 -1 1 -1 -1 -1 64 По таблице 14 производится синтез трехуровневого логического элемента, осуществляющего трехзначную логическую функцию отрицания дизъюнкции двух аргументов. Информационный сигнал «+1» определяется в таблице истинности единственной конъюнкцией, состоящей из логических функций двух базовых элементов: F1 = A1(-1) & B1(-1) (6.7.1) Данная конъюнкция является схемотехнической формулой для части схемы, коммутирующей на выход информационный логический уровень «+1». Используя базовую логическую функцию х0(-1,0), напишем МДНФ части логической формулы, определяющей нулевой информационный сигнал: F0 = A0(-1,0) & B0(0)  A0(0) & B0(-1,0) (6.7.2) Из неё следует схемотехническая формула: F0 = A0(-1,0) & B0(-1,0) & B0(0,1)   A0(-1,0) & A0(0,1) & B0(-1,0) (6.7.3) Минимизируем выражение (6.7.3), вынося за скобки общие конъюнкции: F0 = A0(-1,0) & B0(-1,0) & {B0(0,1)  A0(-1,0)} (6.7.4) Поскольку при равенстве одного из входных сигналов положительному логическому уровню сигнал на выходе равен «-1» и не зависит от состояния второго входа, то информационный логический сигнал «-1» определяется следующей дизъюнкцией: F -1 = A -1(1)  B -1(1) (6.7.6) Поскольку данная дизъюнкция состоит из логических функций базовых логических компонентов, она является схемотехнической формулой части схемы, коммутирующей на выход логический информационый сигнал «-1». 65 Полная схемотехническая формула для схемы, осуществляющей трехзначную логическую функцию отрицания дизъюнкции двух аргументов, записывается следующим образом: F = A1(-1) & B1(-1)  A0(-1,0) & B0(-1,0) & B0(0,1)   A0(-1,0) & A0(0,1) & B0(-1,0)  A -1(1)  B -1(1) (6.7.7) По схемотехнической формуле (6.7.7) производится синтез схемы. Синтезированная схема приведена на рис. 48. Рис. 48. Синтезированная по СФ (6.7.7) схема, осуществляющая трехзначную логическую функцию инверсии дизъюнкции двух аргументов. Схема скопирована из среды программы схемотехнического моделирования Electronics Workbench, куда была введена для исследования передаточных характеристик. Для схемы, изображенной на рис. 48, в среде схемотехнического моделирования Electronics Workbench были построены передаточные характеристики при фиксированных логических уровнях на одном из входов схемы и линейном изменении напряжения на другом входе от – 4 В до + 4 В.Данные характеристики приведены на рис. 49 – 51. 66 Рис. 49. Передаточная характеристика синтеированной схемы, приведенной на рис. 48, при фиксированном уровне напряжения на входе А, равном – 4 В, что соответствует логическому уровню «-1», для линйного изменения напряжения на входе В в диапазоне от – 4 В до +4 В. Рис. 50. Передаточная характеристика синтезированной схемы при линейном изменении напряжения на входе В в диапазоне от – 4 В до + 4 В при фиксированном нулевом логическом уровне 0В на входе А. 67 Рис. 51. Передаточная характеристика схемы, приведенной на рис. 48, построенная в среде Electronics Workbench для фиксированного уровня напряжения на входе А, равного + 4 В при линейном изменении напряжения на входе В в диапазоне от – 4 В до + 4 В. Передаточные характеристики, приведенные на рис. 49-51, построены в среде схемотехнического моделирования Electronics Workbench при помощи процедуры Parameter sweep для схемы, изображенной на рис. 48 при шаге дискретного приращения напряжения источника входного сигнала на входе В (батарея V2 на рис. 48), равном 0,1 В. Приведенные характеристики показывают, что разработанная схема имеет четкие пороги переключения и неискаженные уровни выходных логических сигналов. Работа схемы соответствует таблице истинности трехзначной логической функции инверсии дизъюнкции двух аргументов(табл. 14). Собственно дизъюнкцию двух аргументов можно получить, если проинвертировать выходной сигнал синтезированной схемы. Функция дизъюнкции двух аргументов и функция циклического отрицания образуют функционально полный базис трехзначной логики, т.е. с их помощью можно синтезировать любую трехуровневую схему. 68 6.8.Функция сложения по модулю три. Трехуровневая двухвходовая схема, осуществляющая трехзначную функцию сложения по модулю три (mod 3), может служить основой для построения троичных сумматоров в трехуровневых арифметических устройствах. В таблице 15 приведено правило сложения по модулю три в троичной системе счисления, где приняты только три цифры – 0, 1 и 2. Таблица 15. Сложение по модулю три.  0 1 2 0 0 1 2 1 1 2 0 2 2 0 1 Если принять следующую кодировку трех цифр логическими уровнями троичных схем, когда цифра 0 кодируется уровнем логической «-1», цифра 1 – уровнем логического нуля, и цифра 2 кодируется логической «+1» (-1 0, 0  1, 1  2), то тогда таблица истинности для двухвходовой трехуровневой схемы, осуществляющей сложение по модулю три, будет выглядеть следующим образом (табл.16): Таблица 16. Таблица истинности функции сложения по модулю три в соответствии с кодированием логическими уровнями. Вход В Вход А  -1 0 1 -1 -1 0 1 0 0 1 -1 1 1 -1 0 69 По таблице истинности для функции сложения по модулю три (табл.16) видно, схемотехническая формула, описывающая данную функцию, и следовательно, сама схема, реализующая функцию, будут довольно сложными. При любых вариантах кодирования цифр сложность не уменьшится – в любом случае необходимо использование сложных базовых функций с использованием характеристических функций и композиции базовых элементов для определения каждого информационного сигнала при любом наборе входных сигналов. Данная схема не позволит произвести минимизацию с использованием дополнительных базовых логических функций, поскольку в таблице истинности нет даже и двух одинаковых соседствующих кодов. Запишем СДНФ функции для информационного сигнала «-1» (функция А В mod 3 будет обозначаться как S): S –1 = A -1(-1) & B -1(-1)  A -1(1) & B -1(0)   A –1(0) & B –1(1) (6.8.1) Для каждой конъюнкции данной СДНФ запишем схемотехнические формулы, состоящие из функций базового набора компонентов трехуровневых схем, и приведем схемотехническую реализацию каждого фрагмента схемы: A -1(-1) & B -1(-1) = A –1{ -1(A) = 1} & & B – 1{ -1(B) = 1} (6.8.2) Схемотехническая реализация конъюнкции (6.8.2) приведена на рис. 52. В данной схеме транзисторы Q1, Q3 имеют высокое пороговое напряжение, остальные – низкое. Пара транзисторов Q1 и Q2, а так же пара транзисторов Q3 и Q4 реализуют характеристические функции  -1(A) и  -1(B) соответственно. Последовательное соединение транзисторов Q5 и Q6 осуществляют конъюнкцию их входных сигналов и информационного сигнала «-1». 70 Рис.52. Схемотехническая реализация конъюнкции -1 A (-1) & B (-1) для информационного сигнала “-1” ( - U EE ). -1 Запишем схемотехническую формулу для A (1) & B -1(0): конъюнкции -1 A -1(1) & B -1(0) = A –1(1) & B –1(0,1) & & B –1 ( 1 (B) = 1) (6.8.3) Cхема, синтезированная по формуле (6.8.3), приведена на рис. 53. Рис.53. Реализация конъюнкции A -1(1) & B -1(0). 71 В схеме на рис. 53 транзисторы Q8 и Q9 имеют высокий порог открытия (индуицирования) канала, остальные – низкий. На транзисторах Q7, Q8 осуществлено отрицание характеристической функции  1 (B). Транзисторы Q7, Q8, Q10, Q11 осуществляют базовую логическую функцию B -1(0), а транзистор Q9 – базовую логическую функцию A -1(1). Запишем схемотехническую формулу для конъюнкции –1 A (0) & B –1(1), определяющей информационный сигнал “-1” на одном из наборов: A –1(0) & B –1(1) = A –1(0,1) & & A –1{ 1 (A) = 1} & B –1(1) (6.8.4) Cхемотехническая реализация конъюнкции (6.8.4) приведена на рис. 54. Рис.54. Схемотехническая реализация конъюнкции –1 A (0) & B (1) для информационного сигнала “-1” (-UEE). –1 В схеме на рис. 54 транзисторы Q13 и Q16 имеют высокое пороговое напряжение. Транзисторы Q12, Q13 реализуют инверсию характеристической функции  1 (A). На транзисторах Q12 – Q15 осуществлена базовая логическая функция A –1(0), а транзистор Q16 выполняет базовую логическую функцию B –1(1). Таким образом, схемотехническая формула для информационного сигнала “-1”, которая описывает часть синтезируемой схемы, осуществляющей коммутацию 72 информационного сигнала “-1” (- UEE) на выход при заданных в табл.16 входных наборах, записывается следующим образом: S –1 = A –1{ -1(A) = 1} & B – 1{ -1(B) = 1}   A –1(1) & B –1(0,1) & B –1 ( 1 (B) = 1)   A –1(0,1) & A –1{ 1 (A) = 1} & B –1(1) (6.8.5) Схемотехническая формула (6.8.5) реализуется параллельным объединением схем, приведенных на рис. 52 – 54, т.е. объединяются одноименные входы и все выходы указанных схем, образуя тем самым часть схемы, определяющей информационный сигнал «-1». Рассмотрим синтез части схемы, осуществляющей коммутацию на выход нулевого информационного сигнала. СДНФ для нулевого информационного сигнала записывается следующим образом: S 0 = A0(0) & B0(-1)  A0(-1) & B0(0)  A0(1) & B0(1) (6.8.6) Схемотехнические формулы для каждой конъюнкции СДНФ (6.8.6) записываются следующим образом: A0(0) & B0(-1) = A0(-1,0) & A0(0,1) & B0(-1) (6.8.7) A0(-1) & B0(0) = A0(-1) & B0(-1,0) & B0(0,1) (6.8.8) Конъюнкция A0(1) & B0(1) является схемотехнической формулой, т.к. состоит из функций базовых логических элементов. Исходя из формул (6.8.6) - (6.8.8), полная схемотехническая формула для нулевого информационного сигнала записывается следующим образом: S 0 = A0(-1,0) & A0(0,1) & B0(-1)   A0(-1) & B0(-1,0) & B0(0,1)  A0(1) & B0(1) (6.8.9) 73 Схемотехническая реализация формулы (6.8.9) приведена на рис. 55. Рис. 55. Схемотехническая реализация части схемы, осуществляющей коммутацию нулевого информационного сигнала на выход на нулевых входных наборах функции сложения по модулю три. Ветвь последовательно соединенных транзисторов Q17 – Q19 в схеме на рис.55 осуществляют конъюнкцию A0(0) & B0(-1), ветвь последовательно соединенных транзисторов Q20 – Q22 реализуют конъюнкцию A0(-1) & B0(0), последовательное соединение транзисторов Q23 и Q24 реализует конъюнкцию A0(1) & B0(1). Параллельное соединение данных ветвей реализует СДНФ для информационного сигнала “0” S 0 (6.8.9). Вследствие применения транзисторов с индуицированным каналом Q19, Q20, Q23 и Q24 в качестве коммутирующих нулевой информационный сигнал при переключениях из нулевого логического состояния в другие будут наблюдаться искажения уровней информационных сигналов. Причина такого искажения и путь решения проблемы рассмотрены в гл. 6.4. на стр. 46 дипломной работы. Рассмотрим последовательно синтез оставшейся части схемы сложения по модулю три, осуществляющей коммутацию информационного сигнала «+1» (+UDD) на выход схемы. 74 СДНФ функции, определяющей единичные наборы в таблице истинности (табл.16), записывается следующим образом: S1 = A1(1) & B1(-1)  A1(0) & B1(0)  A1(-1) & B1(1) (6.8.10) Запишем схемотехническую формулу для A (1) & B1(-1): конъюнкции 1 A1(1) & B1(-1) = A1{ 1 (A) = -1} & B1(-1) Схемотехническая приведена на рис. 56. реализация данной (6.8.11) конъюнкции Рис. 56. Схемотехническая реализация конъюнкции A (1) & B1(-1) для информационного сигнала “+1” (+UDD). 1 В схеме на рис. 56 транзисторы Q26, Q28 имеют высокое проговое напряжение. Транзисторы Q25, Q26 осуществляют инверсию характеристической функции  1 (A), а вместе с транзистором Q27 они реализуют базовую логическую функцию A1(1). Транзистором Q28 реализуется базовая логическая функция B1(-1). 75 Запишем схемотехническую конъюнкции из СДНФ (6.8.10): формулу для следующей A1(0) & B1(0) = A1{ -1(A) = - 1} & A1(-1,0) & & B1{ -1(B) = - 1} & B1(-1,0) (6.8.12) Схемная реализация конъюнкции (6.8.12) приведена на рис.57. Рис.57. Схемотехническая реализация конъюнкции 1 A (0) & B (0) для информационного сигнала “+1” (+UDD). 1 В схеме на рис. 57 транзисторы Q29 и Q31 имеют высокое пороговое напряжение. Пары транзисторов Q29-Q30 и Q31-Q32 реализуют характеристические функции  -1 . Транзисторами Q29, Q30, Q33, Q34 осуществляется базовая логическая функция A1(0), транзисторами Q31, Q32, Q35, Q36 – базовая логическая функция B1(0). Запишем схемотехническую формулу для A (-1) & B1(1): конъюнкции 1 A1(-1) & B1(1) = A1(-1) & B1{ 1(B) = -1} (6.8.13) 76 Схема, синтезированная по схемотехнической формуле (6.8.13), приведена на рис. 58. Рис. 58. A (-1) & B1(1). Схемотехническая реализация конъюнкции 1 В схеме на рис. 58 транзисторы Q37, Q38 осуществляют инверсию характеристической функции  1(B), и совместно с транзистором Q40 – базовую логическую функцию B1(1). Транзистор Q39 осуществляет базовую логическую функцию A1(-1). Транзисторы Q38 и Q39 имеют высокое пороговое напряжение. Параллельное соединение схем, изображенных на рис. 56 – 58, образует часть схемы, осуществляющей коммутацию информационного сигнала «+1» на выход схемы для соответствующих входных наборов в табл.16. и реализует полную схемотехническую формулу для данного информационного сигнала: S1 = A1{ 1 (A) = -1} & B1(-1)   A1{ -1(A)= - 1} & A1(-1,0) & B1{ -1(B) = - 1}&B1(-1,0)   A1(-1) & B1{ 1(B) = -1} (6.8.14) Cхемотехническая формула, описывающая всю схемную реализацию функции сложения по модулю три, является дизъюнкцией трех схемотехнических формул для каждого информационного сигнала S –1  S0  S1 . В данной схемотехнической формуле каждая характеристическая функция встречается два раза, что позволяет сократить общее количество 77 транзисторов в схеме с 40 до 32, используя одни и те же характеристические функции для управления различными транзисторами. Полная схема, синтезированная по приведенным выше схемотехническим формулам, показана на рис. 59. Рис. 59. Полная трехуровневая логическая схема, осуществляющая функцию сложения двух аргументов по модулю три. Схема скопирована из среды схемотехнического моделирования Electronics Workbench, куда была введена для исследования передаточных характеристик. Работа схемы, приведенной на рис. 59, была исследована в среде программного схемотехнического моделирования Electronics Workbench. С помощью процедуры Parameter sweep были построены передаточные характеристики схемы при фиксированных логических уровнях на одном из входов и линейном изменении напряжения на другом входе в диапазоне напряжений от –4В до +4В при шаге дискретного изменения входного напряжения 0,2 В. Передаточные характеристики для трех построений приведены на рис. 60 – 62. 78 Рис. 60. Передаточная характеристика схемы, приведенной на рис. 59, при фиксированном уровне напряжения на одном из входов, равном +4 В (уровень логической «+1») и линейном изменении напряжения на другом входе в диапазоне от – 4 В до + 4 В. График построен в среде схемотехнического моделирования Electronics Workbench с помощью процедуры Parameter sweep для шага дискретного приращения входного напряжения на одном из входов в 0,2 В. Рис. 61. Передаточная характеристика схемы, приведенной на рис. 59, при фиксированном уровне напряжения на одном из входов, равном 0 В (уровень логического нуля) и линейном изменении напряжения на другом входе в диапазоне от – 4 В до + 4 В. 79 Рис. 62. Передаточная характеристика схемы, приведенной на рис. 59, при фиксированном уровне напряжения на одном из входов, равном – 4 В (уровень логической «-1») и линейном изменении напряжения на другом входе в диапазоне от – 4 В до + 4 В. Графики, приведенные на рис. 60 и 61 показывают, что схема работает в соответствии с заданной таблицей истинности (табл. 16), но при этом при переключении логических уровней на выходе происходит искажение информационных логических сигналов. В принципе, искажения логических уровней лежат в допустимых пределах (0,5 В) и данная схема работоспособна, но такой вариант может потребовать дополнительных формирователей выходных логических уровней сигналов. Искажение происходит вследствие того, что в качестве ключей, коммутирующих нулевой логический информационный сигнал на выход, используются полевые транзисторы с индуицированным каналом. Искажение выходных логических уровней можно устранить, если проводимость вышеназванных транзисторов с индуицированным каналом поменять на противоположную и подать на их затворы сигналы с соответствующих характеристических функций : на n-канальный – с характеристической функции  -1 входного сигнала, а на pканальный – с инверсии характеристической функции  1 входного сигнала. Данная замена проиллюстрирована на рис. 63 и 64. 80 Рис. 63. Замена р-канального транзистора Q41, выполняющего базовую логическую функцию X0(-1), на эквивалентную схему из транзисторов Q42 – Q44, выполняющих ту же функцию. Данная замена позволяет избежать искажения выходных логических уровней и их затяжного переключения. Транзисторы Q43, Q44 реализуют характеристическую функцию  -1(X) и совместно с транзистором Q45 выполняют функцию X0(-1) = X0{ -1(X) = 1}. Рис. 64. Замена n-канального транзистора Q45, выполняющего базовую логическую функцию Y0(1), на эквивалентную схему из транзисторов Q46 – Q48, выполняющих ту же функцию. Данная замена позволяет избежать искажения выходных логических уровней и их затяжного переключения. Транзисторы Q46, Q47 реализуют инверсию характеристической функции  1 (Y) и совместно с транзистором Q48 выполняют функцию Y0(1) = Y0{ 1(Y) = -1}. 81 Модифицированная схема приведена на рис. 65. Поскольку характеристические функции в данной схеме уже используются, замена базовых логических компонентов, проиллюстрированная на рис. 63 и 64, не приводит к увеличению числа транзисторов в схеме. Рис. 65. Модифицированная трехуровневая схема, выполняющая функцию сложения двух чисел по модулю три в троичной системе счисления. Схема скопирована из среды программы схемотехнического моделирования Electronics Workbench, куда была введена для исследования характеристик. Работа схемы, приведенной на рис. 65, также была исследована в среде схемотехнического моделирования Electronics Workbench, в частности, с помощью процедуры Parameter sweep были построены передаточные характеристики схемы при фиксированных логических уровнях на одном из входов и линейном изменении напряжения на другом входе в диапазоне напряжений от –4В до +4В при шаге дискретного изменения входного напряжения 0,2 В. 82 Передаточные характеристики приведены на рис. 66 – 68. для трех построений Рис. 66. Передаточная характеристика схемы, приведенной на рис. 65, при фиксированном уровне напряжения на одном из входов, равном +4 В (уровень логической «+1») и линейном изменении напряжения на другом входе в диапазоне от – 4 В до + 4 В. График построен в среде схемотехнического моделирования Electronics Workbench с помощью процедуры Parameter sweep для шага дискретного приращения входного напряжения на одном из входов в 0,2 В. Уровни выходных логических сигналов не искажаются. Рис. 67. Передаточная характеристика схемы, приведенной на рис. 65, при фиксированном уровне напряжения на одном из входов, равном 0 В (уровень логического нуля) и линейном изменении напряжения на другом входе в диапазоне от – 4 В до + 4 В. 83 Рис. 68. Передаточная характеристика схемы, приведенной на рис. 65, при фиксированном уровне напряжения на одном из входов, равном - 4 В (уровень логической «-1») и линейном изменении напряжения на другом входе в диапазоне от – 4 В до + 4 В. График построен в среде схемотехнического моделирования Electronics Workbench с помощью процедуры Parameter sweep для шага дискретного приращения входного напряжения на одном из входов в 0,2 В. Уровни выходных логических сигналов не искажаются. Графики передаточных характеристик, приведенные на рис.66 – 68, которые построены программой схемотехнического моделирования Electronics Workbench для схемы, изображенной на рис. 65, показывают соответствие работы схемы таблице истинности функции сложения по модулю три (табл. 16). Синтезированная схема имеет четкий порог переключения. Уровни информационных логических сигналов передаются на выход без искажений. Функция сложения по модулю три без учета переносов совместно с функцией умножения по модулю три и константой единица образуют полную систему в трехзначной логике. Эта теорема доказана в [4, стр. 339]. Для применения синтезированной схемы в арифметических сумматорах, оперирующих числами, представленными в троичной системе счисления, схему сложения по модулю три необходимо дополнить схемой переноса в следующий разряд. 84 6.9.Трехуровневые сумматоры. Наиболее типичными логическими узлами арифметических устройств вычислительных машин и различных систем обработки информации являются сумматоры. Основу схемы сумматора составляет так называемый полусумматор, состоящий из схемы, реализующей функцию сложения по модулю три, синтезированную в предыдущем разделе, и схемы переноса. Синтезируем троичную схему переноса, дополняющую схему сложения по модулю три до схемы полусумматора. Таблица истинности для схемы переноса в коде –1, 0, 1 приведена в таблице 17. Таблица 17. Таблица истинности функции переноса. С -1 0 1 -1 -1 -1 -1 0 -1 -1 0 1 -1 0 0 Синтезируемая схема получится проще, если ее синтезировать для преобразованной таблици истинности к виду, приведенному в таблице 18. Таблица 18. Преобразованная таблица истинности для схемы переноса. Сm -1 0 1 -1 1 1 1 0 1 1 -1 1 1 -1 -1 Схема для данной таблицы истинности получится более оптимальной. И если выход данного варианта схемы подать на преобразователь логических сигналов, который преобразует сигнал «1» в сигнал «-1», а сигнал «-1» в сигнал «0», то выходные сигналы будут соответствовать таблице 17. Такой преобразователь логических сигналов может состоять всего из двух транзисторов. 85 Запишем СДНФ функции, определяющей таблицу 18. Для информационного сигнала «+1» СДНФ записывается следующим образом: Сm1 = A1(-1)&B1(-1)  A1(-1)&B1(0)  A1(-1)&B1(1)   A1(0)&B1(-1)  A1(1)&B1(-1) (9.6.1) СДНФ для информационного сигнала «-1»: Cm-1 = A-1(1)&B-1(1)  A-1(1)&B-1(0)   A-1(0) B-1(1) (6.9.2) Используя основные и дополнительные базовые логические функции, можно минимизировать СДНФ, приведенные выше. Запишем минимальную ДНФ функции, определяющую таблицу 18, включающую в себя базовые логические функции для обоих информационных сигналов: Cm = A1(-1)  B1(-1)  A1(-1,0) & B 1(-1,0)  A -1(1) &B -1(0,1)  A –1(1) & B -1(0,1) (6.9.3) Данная МДНФ является схемотехнической формулой, поскольку состоит из базовых логичеких функций, выполняемых базовыми компонентами трехуровневых устройств. Схема, описываемая формулой (6.9.3), реализует таблицу истинности, приведенную в табл. 18. Для того, чтобы реализовать функцию переноса, таблица истинности которой приведена в табл. 17, выход данной схемы нужно подать на преобразователь логического кода, который описывается следующей формулой: C = Cm–1 (1)  Cm0 (-1) Схема, синтезированная приведена на рис. 69. (6.9.4) по формулам (6.9.3, 6.9.4), 86 Рис.69. Синтезированная схема, реализующая функцию переноса для трехуровневого полусумматора. Таблица истинности данной функции приведена в табл. 17. Схема скопирована из среды схемотехнического моделирования Electronics Workbench, куда была введена с целью проверки правильности функционирования и построения передаточных характеристик. В схеме на рис. 69 транзисторы Q14 – Q21 реализуют функцию, которая описывается формулой (6.9.3) и таблицей истинности (табл.18). Транзисторы Q12 и Q13 реализуют функцию преобразования кода, описанную формулой (6.9.4). В результате на выходе схемы осуществляется функция переноса, заданная таблицей истинности (табл.17). Синтезированная схема была введена в среду программы схемотехнического моделирования, в которой с помощью процедуры Parameter sweep для данной схемы были построены передаточные характеристики для линейного изменения напряжения на одном из входов в диапазоне от – 4 В до + 4 В при фиксированных логических уровнях на другом входе. Графики трех построений приведены на рис.70 – 72. 87 Рис.70. Передаточная характеристика синтезированной схемы переноса при линейном изменении напряжения на одном из входов в диапазоне от – 4 В до + 4 В и фиксированном напряжении на другом, равном – 4 В, что соответствует логическому уровню «-1». Характеристика построена в среде схемотехнического моделирования Electronics Workbench. Рис. 71. Передаточная характеристика схемы переноса при линейном изменении напряжения на одном из входов от – 4 В до + 4 В при фиксированном уровне напряжения на другом входе, равном 0 В, что соответствует нулевому логическому уровню. Характеристика построена с помощью процедуры Parameter sweep для шага дискретного приращения входного напряжения на одном из входов, равного 0,1 В. 88 Рис. 72. Передаточная характеристика схемы переноса при линейном изменении напряжения на одном из входов от – 4 В до + 4 В при фиксированном уровне напряжения на другом входе, равном + 4 В, что соответствует логическому уровню «+1». Характеристика построена с помощью процедуры Parameter sweep для шага дискретного приращения входного напряжения на одном из входов, равного 0,1 В. Передаточные характеристики, приведенные на рис. 70 – 72, показывают, что работа синтезированной схемы соответствует таблице истинности (табл. 17), схема имеет четкий порог переключения и неискаженность уровней выходных логических сигналов. В итоге, объединив две схемы, выполняющие функцию сложения по модулю три и функцию переноса в старший разряд, мы получаем трехуровневый полусумматор, работающий в троичной системе счисления и имеющий два входа для слагаемых и два выхода: один генерирует значение суммы, другой – значение переноса. Данный полусумматор работает с числами в абсолютном их представлении без учета знака числа. Схематическое представление трехуровневого полусумматора приведено на рис. 73. На ней входы А и В – для суммируемых троичных чисел, выход S - выход их суммы (S – sum), выход C – значение переноса (C – Carry). 89 Рис. 73. Схематическое представление трехуровневого полусумматора. А и В – входы слагаемых, S – выход суммы, C – выход переноса. Таблица 19. Таблицы истинности для выходов суммы S и переноса C троичного полусумматора в коде –1, 0, 1. S -1 0 1 C -1 0 1 -1 -1 0 1 -1 -1 -1 -1 0 0 1 -1 0 -1 -1 0 1 1 -1 0 1 -1 0 0 Таблица 20. Таблицы истинности для суммы по модулю три и функуции переноса в троичной системе счисления при представлении чисел цифрами 0, 1, 2. S 0 1 2 C 0 1 2 0 0 1 2 0 0 0 0 1 1 2 0 1 0 0 1 2 2 0 1 2 0 1 1 90 Таблицы истинности, описывающие работу трехуровневого полусумматора в принятом коде –1, 0, 1 , приведены в таблице 19. В таблице истинности 19 символы –1, 0, 1 кодируют цифры 0, 1, 2 троичной системы. Данные таблицы эквивалентны таблицам, приведенным в табл.20 при представлении чисел в троичной системе счисления цифрами 0, 1, 2. Для того, чтобы синтезировать многоразрядные сумматоры, необходимо иметь схему полного одноразрядного сумматора, который должен иметь три входа – для ввода первого слагаемого, для ввода второго слагаемого и для значения переноса из предыдущего разряда. Тогда с помощью каскадного соединения одноразрядных сумматоров можно составить сумматор двух троичных чисел любой разрядности. Полный одноразрядный сумматор можно синтезировать непосредственно из базовых логических трехуровневых компонентов, однако такой синтез будет сложным. Проще с точки зрения синтеза использовать уже готовую схему троичного полусумматора. Используя два троичных полусумматора и схему сложения по модулю три, можно реализовать схему полного сумматора, суммирующего три одноразрядных числа и имеющего два выхода – выход старшего разряда, который является также и выходом переноса в следующий разряд при каскадном соединении таких сумматоров, и выход младшего разряда, который является разрядом суммы при каскадном соединении полных трехуровневых сумматоров. Данный вариант сумматора приведен на рис. 74. Рис. 74. Схема полного троичного сумматора. 91 Каскадное соединение приведено на рис. 75. полных троичных сумматоров Рис. 75. Каскадное соединение троичных сумматоров для суммирования двух трехразрядных чисел в троичной системе счисления. Все рассмотренные выше сумматоры, построенные на разработанном полусумматоре, оперируют с троичными числами, представленными в абсолютном формате. Но благодаря тому, что основание системы счисления нечетно, в троичной системе возможно симметричное относительно нуля расположение цифр: -1, 0, 1, с чем связано ценное свойство естественности представления относительных чисел. 92 Наличие положительной и отрицательной цифр позволяет представлять непосредственно как положительные, так и отрицательные числа. При этом нет необходимости в специальном разряде знака – знак числа определяется знаком старшей значащей цифры числа: если она положительна, то и число положительно, если отрицательна, то и число отрицательно. Для выполнения арифметических операций с относительными числами, представленными в таком формате, не надо вводить дополнительный (или обратный) код. Все действия над числами, представленными в троичной системе счисления с цифрами –1, 0, 1, выполняются естественно с учетом знаков чисел. Для изменения знака числа надо изменить знаки всех его цифр, т.е. проинвертировать каждый разряд числа. Вычитание сводится к сложению с предварительным изменением знака (инвертированием) вычитаемого. Пример такого представления чисел в троичной системе счисления для трех разрядов приведен в таблице 21. Таблица 21. Представление относительных десятичных чисел в троичной системе для трех троичных разрядов. Деся- троичное относительное Деся- троичное относительное тичное тичное x3 x2 x1 x3 x2 x1 -13 -1 -1 -1 0 0 0 0 -12 -1 -1 0 1 0 0 1 -11 -1 -1 1 2 0 1 -1 -10 -1 0 -1 3 0 1 0 -9 -1 0 0 4 0 1 1 -8 -1 0 1 5 1 -1 -1 -7 -1 1 -1 6 1 -1 0 -6 -1 1 0 7 1 -1 1 -5 -1 1 1 8 1 0 -1 -4 0 -1 -1 9 1 0 0 -3 0 -1 0 10 1 0 1 -2 0 -1 1 11 1 1 -1 -1 0 0 -1 12 1 1 0 13 1 1 1 Для того, чтобы оперировать числами, представленными в относительном формате, как в вышеприведенной таблице, необходимы сумматоры, построенные на схемах, отличающихся от синтезированной схемы сложения по модулю три и схемы переноса, синтезированной для полусумматора чисел, представленных в абсолютном формате. Исходя из таблици представления 93 относительных чисел в троичной системе (табл.21), составим таблицы истинности для полусумматора, оперирующего относительными числами. Данные таблицы для суммы относительных чисел в троичной системе и для функции переноса приведены в таблице 22. Таблица 22. Таблицы истинности для полусумматора, оперирующего числами, представленными в относительном формате с учетом знака, в троичной системе счисления для выхода значения суммы Sr и выхода значения переноса Cr в старший разряд (индекс r означает «относительный» - relative). Sr -1 0 1 Cr -1 0 1 -1 1 -1 0 -1 -1 0 0 0 -1 0 1 0 0 0 0 1 0 1 -1 1 0 0 1 Для функции вычисления суммы относительных чисел Sr можно синтезировать свою трехуровневую схему, но можно также использовать уже синтезированную схему полусумматора для чисел, представленных в абсолютном формате, т.е. схему сложения по модулю три. Таблица истинности для функции суммы относительных чисел Sr получается из таблицы истинности для сумматора по модулю три (см табл. 19 для S), если –1 преобразовать в 1, 0 преобразовать в –1 и 1 преобразовать в 0 ( -11; 0  -1; 1   0). Такая операция преобразования логических значений есть ни что иное, как двойное циклическое отрицание или левый цикл, схема которого синтезирована в разделе 6.5 и приведена на рис. 42. Таким образом, схема для функции суммирования чисел в относительном формате Sr может быть получена, если выход схемы сложения по модулю три подать на схему, реализующую левый цикл, что показано на рис. 76. Функцию Sr можно записать как  –––––––––– Sr = S = A  B (mod 3) (6.9.5) 94 Рис. 76. Получение функции суммы троичных чисел, представленных в относительном формате, из схемы сложения по модулю три и схемы, осуществляющей функцию левого цикла (двойного циклического отрицания). Cинтезируем схему, осуществляющую функцию переноса Cr по таблице истинности для нее (табл. 22). Если синтезировать схему непосредственно по таблице истинности, приведенной в табл. 22, то схема будет содержать характеристические функции и состоять из 16 полевых транзисторов. Схема получится более простой и будет содержать меньше элементов, если ее синтезировать для инверсии функции переноса, и полученную функцию инвертировать с помощью трехуровневого инвертора. В таком варианте вся схема будет содержать 12 полевых транзисторов. Схемотехническая формула для инверсии функции переноса записывается следующим образом: Cr = A1(-1)&B1(-1)  A0(-1,0)&B0(0,1)   A0(0,1)&B0(-1,0)  A -1(1)&B -1(1) (6.9.6) Если выход схемы, синтезированной по схемотехнической формуле (6.9.6), подать на трехуровневый инвертор, то на выходе инвертора будет реализовываться функция переноса для суммы относительных троичных чисел Cr, чья таблица истинности приведена в табл. 22. Синтезированная схема переноса Cr приведена на рис. 77. Более подробный разбор синтеза схемы по формуле (6.9.6) и исследование такой схемы будут приведены в разделе, посвященному вопросам применения трехуровневых устройств в системах обработки недостоверной информации. 95 Рис.77. Синтезированная схема, осуществляющая функцию переноса в старший разряд при суммировании троичных чисел, представленных в относительном формате. На транзисторах Q1 – Q8 выполнена схема для инверсии данной функции, а на транзисторах Q27 – Q30 реализован инвертор. Для схемы, изображенной на рис. 77, в среде программы схемотехнического моделирования Electronics Workbench были построены передаточные характеристики при изменении напряжения на одном из входов и фиксированных логических уровнях на другом. Графики двух построений приведены на рис. 78– 79. Рис. 78. Передаточная характеристика схемы переноса Cr при фиксированном напряжении на одном из входов, равном +4 В. 96 Рис.79. Передаточная характеристика схемы переноса Cr, приведенной на рис.77, для линейного изменения напряжения напряжения на одном из входов в диапазоне от – 4 В до + 4 В при фиксированном уровне напряжения на другом, равном – 4 В (уровень логической «-1»). Характеристики, приведенные на рис. 78 – 79, показывают, что схема имеет четкий порог переключения и неискаженность логических уровней на выходе. Таким образом, объединив схемы, приведенные на рис. 76 (схема для суммы двух троичных чисел Sr в относительном формате) и на рис.77 (схема переноса Cr), мы получаем полусумматор для троичных чисел, представленных в относительном формате. Схема полного сумматора для относительных чисел подобна схеме полного сумматора для абсолютных троичных чисел и приведена на рис. 80. Рис.80. Полный троичный сумматор относительных чисел. 97 Каскадное соединение сумматоров троичных чисел, представленных в относительном формате, осуществляется аналогично соединению сумматоров чисел в абсолютном представлении, как показано на рис. 81. Рис.81. Каскадное соединение сумматоров для осуществления арифметических операций над относительными числами, представленными трехразрядным троичным кодом. Суммирование производится с учетом знака чисел. Вычитание чисел сводится к сложению с предварительным изменением знака (инвертированием) вычитаемого путем инверсии каждого его разряда. Каскад состоит из полусумматора и двух сумматоров. 98 7.0.Аналоговые ключи и мультиплексорыдемультиплексоры. Полевые транзисторы позволяют строить аналоговые ключи для коммутации цифровых и аналоговых двуполярных сигналов. На рис. 82. показан основной элемент такого аналогового ключа. Рис. 82. Аналоговый ключ на комплементарной паре МДПтранзисторов. При значениях сигналов на затворах транзисторов Gp = +Udd транзистора Q49 и Gn = - Uee транзистора Q50 оба транзистора закрыты (сопротивление закрытого канала МДП-транзисторов составляет сотни МОм) и ключ разомкнут. При обратных же значениях напряжений на затворах Gp = -Uee и Gn = + Udd открывается один из транзисторов или оба – в зависимости от полярности коммутируемого входного напряжения. Значения коммутируемых напряжений должны лежать в пределах : -Uee  Uin  + Udd В этом случае сопротивление между полюсами ключа In/Out и Out/In может составлять от единиц до сотен Ом в зависимости от типа ключа (сопротивление открытого канала). Вход In/Out и выход Out/In у аналогового ключа неразличимы – входом будет тот полюс ключа, на который подан коммутируемый сигнал. Таким образом, подобные ключи являются двунаправленными и позволяют создавать схемы с двунаправленной передачей сигналов, представленных как в аналоговой, так и в цифровой форме. Рассмотрим построение возможных коммутаторов трехуровневых логических сигналов, управляемых различными логическими уровнями. Ключи управляются цифровым сигналом OE (Output Enable), переводящим их в открытое состояние при сигналах управления, принадлежащих множеству из трех 99 возможных {-1, 0, 1}. Построение подобных коммутаторов возможно, если для управления ключевыми МДП-транзисторами использовать схемы, реализующие характеристическую функцию логического сигнала «-1» и отрицание характеристической функции логического сигнала «1», а также схемы инвертирования этих сигналов. На рис. 83 приведена схема двунаправленного коммутатора аналоговых и трехуровневых логических сигналов, ключ которого переводится в открытое (замкнутое) состояние, если сигнал управления ОЕ равен логической «+1», при остальных значениях управляющего сигнала ключ разомкнут. Рис.83. Схема коммутатора, ключ которого переводится в открытое (замкнутое) состояние при сигнале управления ОЕ = +1 (+Udd). При сигнале ОЕ = 0 (0 В) или ОЕ = - 1 (-Uee) ключ закрыт. Батарея V4 на схеме – источник коммутируемого сигнала, R1 – нагрузка. В схеме на рис. 83 двунаправленный ключ выполнен на транзисторах Q5 – Q6. Транзисторы Q1 – Q2 реализуют инверсию характеристической функции единицы 1 от управляющего сигнала ОЕ. На транзисторах Q3 – Q4 выполнен инвертор логических значений «-1» и «1». Данная схема была введена в программу схемотехнического моделирования Electronics Workbench для исследования характеристик. На рис. 84 приведена характеристика замыкания-размыкания коммутатора при изменении сигнала управления на входе ОЕ в диапазоне от – 4 В до + 4 В. В качестве источника коммутируемого сигнала используется источник напряжения V4. 100 Рис. 84. Характеристика включения коммутатора, изображенного на рис. 83 при изменеии напряжения на входе управления ОЕ от – 4 В до + 4 В. Напряжение источника коммутируемого сигнала на входе DI схемы равно + 4 В. По вертикальной оси – напряжение на выходе ключа в точке DO. Характеристика, приведенная на рис. 84, была построена в среде схемотехнического моделирования Electronics Workbench с помощью процедуры Parameter sweep для шага дискретного приращения напряжения на входе управления в 0,1 В. Вследствие того, что МДП-транзисторы из созданной библиотеки компонентов в программе Electronics Workbench обладают маленькой крутизной и относительно большим сопротивлением открытого канала (характеристики компонентов приведены в приложении), на ключе, работающем на резистивную нагрузку R1, наблюдается небольшое падение напряжения (~ 0,3 В). Коммутатор имеет четкий порог переключения. На рис. 85. приведена передаточная характеристика ключа в открытом его состоянии, когда на входе управления присутствует сигнал разрешения «+1» ( +Udd). Данный ключ, как показывает характеристика, обладает хорошей линейностью и сможет надежно передавать логические сигналы любого уровня, а так же аналоговые сигналы, не выходящие за пределы уровней напряжения питания +Udd и – Uee. 101 Рис. 85. Передаточная характеристика открытого ключа коммутатора, изображенного на рис. 83. Характеристика показывает хорошую линейность, т.е. степень независимости передаточной функции от уровня и знака входного коммутируемого напряжения, что позволит коммутировать логические сигналы любого уровня без их искажения. Схематическое изображение двунаправленного коммутатора, переводящего ключ в открытое состояние при сигнале управления ОЕ = + 1, приведено на рис. 86. Рис. 86. Двунаправленный ключ, открывающийся (замыкающийся) при сигнале управления ОЕ, равном логической «+1». Если в схеме коммутатора, приведенной на рис.83, выход инверсии характеристической функции на транзисторах Q1 – Q2 102 подать на затвор n-канального транзистора, а выход инвертора на транзисторах Q3 – Q4 подать на затвор p-канального транзистора коммутирующей пары, то схема будет переводить ключ в замкнутое состояние при сигналах управления ОЕ, равных «-1» или «0», а при ОЕ = +1 ключ будет разомкнут. Данная схема приведена на рис. 87. Рис. 87. Двунаправленный коммутатор, переводящий ключ в замкнутое состояние при сигнале ОЕ, равном «-1» или «0». При сигнале на ОЕ, равном «+1», ключ размыкается. Рис.88. Характеристика изображенного на рис. 87. переключения коммутатора, 103 Рис.89. Схематическое изображение коммутатора, ключ которого размыкается при сигнале управления ОЕ = +1, при сигналах ОЕ = -1 или 0 двунаправленный аналоговый ключ замкнут. Если в схемах коммутаторов, рассмотренных выше, вместо инверсии характеристической функции единицы 1 использовать характеристическую функцию минус единици  -1, то можно получить еще два варианта коммутаторов, отличающихся значениями управляющих сигналов. Схемы таких коммутаторов и их характеристики приведены на рис.90 – 95. Рис.90. Схема коммутатора, переводящего ключ Q32 – Q33 в замкнутое состояние при значениях управляющего сигнала ОЕ = 0 или 1. При значении управляющего сигнала ОЕ = -1 ключ разомкнут. На транзисторах Q31, Q34 реализована характеристическая функция  -1 управляющего сигнала, прямое и инверсное значение которой используется для управления аналоговым ключем из комплементарной пары. 104 Рис.91. Характеристика переключения коммутатора, схема которого приведена на рис. 90. Рис.92. Схематическое изображение коммутатора, аналоговый ключ которого переводится в открытое состояние при сигнале управления ОЕ, равном логической «+1» или логическому «0» трехзначной логики. При сигнале на входе ОЕ, равном логической «1» ключ разомкнут. Если в схеме коммутатора, приведенной на рис.90, выход характеристической функции, реализованной на транзисторах Q31 – Q34, подать на затвор n-канального транзистора, а выход инвертора, выполненного на транзисторах Q29 – Q30, подать на затвор p-канального транзистора коммутирующей пары, то схема будет переводить ключ в замкнутое состояние при сигнале управления ОЕ, равном «-1», а при ОЕ = «0» или «+1» ключ будет разомкнут. Данная схема приведена на рис. 93. 105 Рис.93. Схема коммутатора, переводящего аналоговый ключ на комплементарной паре Q46 – Q47 в замкнутое состояние при сигнале управления ОЕ, равном логической «-1». Рис.94. Характеристика переключения коммутатора, схема которого приведена на рис.93, построенная с помощью процедуры Parameter sweep в среде схемотехнического моделирования Electronics Workbench для изменения напряжения на входе управления ОЕ от – 4 В до + 4 В с шагом дискретного приращения в 0,1 В. Схема коммутатора имеет четкий порог при смене состояния аналогового ключа «замкнут-разомкнут». 106 Рис.95. Схематическое изображение коммутатора, переводящего аналоговый ключ в замкнутое состояние при сигнале управления ОЕ, равном логической «-1». Аналоговый коммутатор, переводящий ключ в замкнутое состояние при сигнале управления ОЕ, равном только логическому «0», а при остальных сигналах – в разомкнутое состояние, можно получить, если соединить последовательно коммутаторы, замыкающиеся при ОЕ = ( -1  0) и при ОЕ = (0  1) и объединить входы управления, что показано на рис. 96. Рис.96. Получение коммутатора, замыкающего ключ при сигнале управления ОЕ = 0, последовательным соединением ключей, замыкающихся при ОЕ = (-1  0 ) и при ОЕ = ( 0  +1), и объединением их входов управления. 107 Используя вышеприведенные аналоговые ключи и функции констант трехзначной логики, можно синтезировать любую трехзначную логическую функцию путем последовательнопараллельного соединения коммутаторов. На рассмотренных аналоговых ключах легко построить аналоговый мультиплексор-демультиплексор (MUX-DMUX), который может выполнять функции как мультиплексора, так и демультиплексора в силу двунаправленности передачи информации аналоговыми ключами. Схема MUX-DMUX 1  3 / 3  1 c адресным входным сигналом А приведена на рис. 97. Рис.97. Схема мультиплексора-демультиплексора MUXDMUX 1  3 / 3  1 с одним трехуровневым адресным входом управления А на основе аналоговых двунаправленных ключей. Рис.98. Схематическое изображение демультиплексора MUX-DMUX 1  3 / 3  1. мультиплексора- 108 На основе мультиплексора MUX 3  1 можно смоделировать любую трехуровневую схему трехзначной логики. В качестве примера на рис. 99 приведен вариант реализации функции циклического отрицания (правого цикла) на основе схемы MUXDMUX 1  3 / 3  1. Рис.99. Реализация функции циклического отрицания (правого цикла) на основе схемы трехуровневого мультиплексорадемультиплексора MUX-DMUX 1  3 / 3  1. Cогласно таблице истинности для циклического отрицания, на вход DI(-1) (коммутируемый на выход DO при сигнале на адресном входе «-1») подан сигнал логического «0», на вход DI(0) – сигнал «1» и на вход DI(+1) – сигнал “-1”. В результате схема осуществляет функцию циклического отрицания, у которой А – вход, DO – выход. Рис.100. Передаточная характеристика схемы, реализующей функцию правого цикла, которая приведена на рис. 99. 109 С помощью каскадного соединения схем MUX-DMUX 13 / 31 возможно построение мультиплексоров-демультиплексоров, обеспечивающих селекцию любого числа каналов. В качестве примера на рис. 101 показано осуществление демультиплексирования «из 1 в 9». Выходная линия выбираетя двухразрядным троичным адресным кодом А1 А0 (в двоичном коде при двух разрядах адреса возможна адрессация только к 4 каналам). Рис.101. Каскадирование демультиплексоров DMUX 13 для демультиплексирования «из 1 в 9». Схема может служить как демультиплексором, так и мультиплексором в силу двунаправленности коммутаторов. 110 Для одновременной передачи многоразрядных троичных чисел можно использовать параллельное включение рассмотренных выше одноразрядных мультиплексоров и демультиплексоров. При этом с помощью демультиплексора «из 1 в 3» можно осуществить сдвиг многоразрядного числа вправо или влево на один разряд. Например, в схеме сдвигателя на рис.102 сигнал на адресном входе А = -1 осуществляет сдвиг вправо, при А = 0 число передается без изменений, при А = +1 многоразрядный операнд сдвигается влево. Соединив выходы старшего и младшего разрядов, можно осуществлять циклический сдвиг. Схема может найти применение в умножителях и других цифровых устройствах. Рис.102. Использование демультиплексоров для сдвига трехразрядных операндов на один разряд вправо или влево. При сигнале управления А = -1 сдвиг производится вправо: Хi = Fi-1, при А = 0 обеспечивается передача числа без изменений: Xi = Fi; при А = -1 операнд сдвигается влево: Xi = Fi+1. 111 7.1.Функция суммы по модулю три на основе мультиплексора. На основе разработанного трехуровневого мультиплексорадемультиплексора MUX-DMUX 13 / 3 1 возможно построение схемы, осуществляющей трехзначную логическую функцию сложения по модулю три. При этом количество компонентов схемы будет меньше, чем в подобной схеме сложения по модулю, синтезированной в разделе 6.8 (см. рис.65). Рассмотрим таблицу истинности для функции сложения по модулю три (табл. 23). Таблица 23. Таблица истинности функции сложения по модулю три. Вход В В ход А  -1 0 1 -1 -1 0 1 0 0 1 -1 1 1 -1 0 При уровне на одном из входов (например, входе А), равном «-1», на выходе схемы сложения по модулю три осуществляется повторение сигналов другого входа (входа В), как видно из таблицы истинности. При равенстве нулю уровня на одном из входов, на выходе осуществляется циклическое отрицание сигнала другого входа (правый цикл). При равенстве «1» сигнала на одном из входов, на выходе осуществляется двойное циклическое отрицание (левый цикл) сигнала, поступающего на другой вход. Таким образом, трехзначную функцию сложения по модулю три можно реализовать, используя схему мультиплексора « из 3 в 1» и схемы циклического отрицания (цикл вправо) и двойного циклического отрицания (цикл влево). Данная реализация приведена на рис. 103. Одним из входов функции сложения по модулю три тогда будет адресный вход управления мультиплексора, вторым входом будет объединение входов схем циклических отрицаний и одного из входа данных мультиплексора, выбираемого при значении адресного входа, равного «-1». В результате на выходе мультиплексора будет осуществляться данная функция сложения. 112 Рис.103. Трехзначная логическая функция сложения по модулю три, осуществленная на мультиплексоре 3  1 и на схемах, осуществляющих циклическое отрицание (правый цикл) и двойное циклическое отрицание (левый цикл). На входы А и В подаются суммируемые аргументы, S – выход функции, S = A  B (mod 3). В схеме на рис. 103 передаточная характеристика на одном из наборов входных переменных является линейной, а именно: когда на входе А присутствует сигнал «-1» и со входа В входной сигнал передается на выход через аналоговый ключ, то сигнал на выходе S повторяет сигнал на входе В линейно. При любых остальных же наборах схема будет иметь переключательную пороговую характеристику. Поэтому при каскадном соединении схем, содержащих в своей основе функцию суммы по модулю три, схемотехнически реализованную в варианте, как на рис. 103, необходимо чередовать между собой входы А и В, и на вход В схемы подавать логические сигналы с неискаженными уровнями. Передаточные характеристики варианта схемы сложения по модулю три, приведенного на рис. 103, были исследованы в среде программы схемотехнического моделирования Electronics Workbench. Полный вариант схемы, скопированный из программы Electronics Workbench, приведен на рис. 104. На рис. 105 – 110 приведены передаточные характеристики схемы при всех вариантах наборов фиксированных логических уровней на одном из входах для линейного изменения напряжения на другом входе в диапазоне от – 4 В до +4 В. Характеристики построены с помощью процедуры Parameter sweep для шага дискретного приращения напряжения на одном из входов в 0.1 В. 113 Рис. 104. Реализация функции сложения по модулю три на основе мультиплексора MUX 1 3 и схем циклического отрицания (правый цикл) и двойного циклического отрицания (левый цикл). Схема содержит 28 полевых транзисторов. Рис. 105. Передаточная характеристика схемы сложения по модулю три, приведенной на рис. 103 – 104 при фиксированном логическом уровне «-1» (- 4 В) на входе В и изменении напряжения на входе А в диапазоне от – 4 В до + 4 В. Характеристика построена процедурой Parameter sweep для шага приращения напряжения 0.1 В 114 Рис.106. Передаточная характеристика схемы сложения по модулю три при фиксированном уровне напряжения на входе В, равном 0 В, и линейном изменении напряжения на входе А от – 4 В до + 4 В. Характеристика построена с помощью процедуры Parameter sweep для шага дискретного приращения входного напряжения в 0.1 В, и показывает четкий порог переключения и неискаженность логических уровней. Рис. 107. Передаточная характеристика схемы сложения по модулю три при фиксированном уровне напряжения на входе В, равном + 4 В, и линейном изменении напряжения на входе А от – 4 В до + 4 В. Характеристика построена с помощью процедуры Parameter sweep для шага дискретного приращения входного напряжения в 0.1 В, и показывает четкий порог переключения и неискаженность логических уровней на выходе. 115 Рис. 108. Передаточная характеристика схемы сложения по модулю три при фиксированном уровне напряжения на входе А, равном логической «-1» ( - 4 В) и изменении напряжения на входе В от – 4 В до + 4 В. В данном случае на выход коммутируется входной сигнал входа В через аналоговый ключ мультиплексора, поэтому при применении такой схемы в трехуровневых логических устройствах необходимо обеспечить поступление на вход В неискаженных логических сигналов. Рис.110. Передаточная характеристика схемы сложения по модулю три при фиксированном уровне напряжения на входе А, равном 0 В, и линейном изменении напряжения на входе В от – 4 В до + 4 В. Характеристика показывает четкий порог переключения и неискаженность логических уровней на выходе для шага дискретного приращения входного напряжения в 0,1 В. 116 Рис.111. Передаточная характеристика схемы сложения по модулю три при фиксированном уровне напряжения на входе А, равном + 4 В, и линейном изменении напряжения на входе В от – 4 В до + 4 В. Характеристика построена с помощью процедуры Parameter sweep программы схемотехнического моделирования Electronics Workbench для шага дискретного приращения входного напряжения на входе В в 0.1 В, и показывает четкий порог переключения и неискаженность логических уровней на выходе. Схема сложения по модулю три, реализованная на мультиплексоре, содержит на 4 полевых транзистора меньше, чем схема, выполняющая ту же функцию, которая синтезирована в разделе 6.8 (см. рис. 65). Следовательно, в сумматоре, состоящем из трех схем сложения по модулю три, будет содержаться на 12 транзисторов меньше, что приведет к общему сокращению компонентов многоразрядных троичных сумматоров при их каскадном соединении. 117 7.2.Функция умножения по модулю три. Двухвходовая трехуровневая схема умножения по модулю три может быть использована при построении устройств умножения многоразрядных троичных чисел на основе схем поразрядного умножения. Функция умножения по модулю три для троичных чисел, представленных в абсолютной форме, определяется следующей таблицей истинности (табл. 24). Таблица 24. Функция умножения по модулю три троичных чисел в абсолютной форме.  0 1 2 0 0 0 0 1 0 1 2 2 0 2 1 В системе кодирования абсолютных троичных чисел (-1, 0, 1) таблица истинности функции умножения будет выглядеть следующим образом (табл. 25): Таблица 25. Таблица истинности функции умножения по модулю три троичных чисел, представленных цифрами -1, 0, 1.  -1 0 1 -1 -1 -1 -1 0 -1 0 1 1 -1 1 0 Синтез схемы функции умножения и сама схема будут проще, если схему синтезировать для инвертированной таблици истинности, представленной в табл.25, а выход схемы, синтезированной для инвертированой таблицы, подать на трехуровневый инвертор. В таком варианте схемы будет на 4 полевых транзистора меньше. Инвертированная таблица истинности приведена в табл. 26. 118 Таблица 25. Таблица истинности для инверсии функции умножения по модулю три троичных абсолютных чисел.  -1 0 1 -1 1 1 1 0 1 0 -1 1 1 -1 0 По таблице 25 произведем синтез схемы. Используя основые базовые логические функции, запишем минимальную ДНФ инверсии функции умножения (М): M =  (AB) = A1(-1)  B1(-1)  A0(0) & B0(0)   A0(1) & B0(1)  A –1(1) & B –1(0)  A –1(0) & B –1(1) (7.2.1) Схемотехническая формула конъюнкции для информационного сигнала A0(0) & B0(0) записывается как нулевого A0(0) & B0(0) = A0(-1,0) & A0(0,1) & B0(-1,0) & B0(0,1) (7.2.2) Cхемотехнические формулы других конъюнкций: A –1(1) & B –1(0) = A –1(1) & B –1(0,1) & B -1 (-1,0) = = A –1(1) & B –1(0,1) & B –1 ( 1(B) = 1) (7.2.3) A –1(0) & B –1(1) = A –1(0,1) & & A –1 ( 1(A) = 1) & B –1(1) A0(1) & B0(1) = A0 ( 1(A) = -1)& B0 ( 1(B) = -1) (7.2.4) (7.2.5) По формулам (7.2.1-7.2.5) синтезируем схему умножения по модулю три с использованием на выходе инвертора, осуществляющей, таким образом, таблицу истинности для неинверсной функции умножения (табл.24). Cинтезированная схема приведена на рис. 112. 119 Рис.112. Схема умножения по модулю три троичных чисел, представленных в абсолютном формате. На транзисторах Q20 – Q23 выполнен трехуровневый инвертор. Остальные транзисторы реализуют МДНФ (7.2.1). Передаточные характеристики схемы, приведенной на рис. 112, были исследованы в среде программы схемотехнического моделирования Electronics Workbench. Две из них приведены на рис. 113 и 114. Рис.113. Передаточная характеристика схемы умножения по модулю три, построенная с помощью процедуры Parameter sweep для фиксированного уровня напряжения на одном из входов, равном 0 В, при изменении напряжения на другом от – 4 В до + 4 В с шагом дискретного приращения 0,1 В. Схема имеет четкий порог переключения и неискаженный уровень выходных сигналов. 120 Рис. 114. Передаточная характеристика схемы умножения по модулю три, построенная с помощью процедуры Parameter sweep для фиксированного уровня напряжения на одном из входов, равном + 4 В, при изменении напряжения на другом от – 4 В до + 4 В с шагом дискретного приращения 0,1 В. Характеристика показывает, что схема имеет четкий порог переключения и неискаженный уровень выходных сигналов. Для построении устройств умножения троичных чисел в абсолютном формате схему умножения по модулю три необходимо дополнить схемой переноса в старший разряд, таблица истинности которой приведена в табл. 26. Таблица 26. Таблица истинности схемы переноса в старший разряд при умножении двух троичных чисел по модулю три. С -1 0 1 -1 -1 -1 -1 0 -1 -1 -1 1 -1 -1 0 Схема переноса получется проще, если ее синтезировать для преобразованной таблицы истинности, приведенной в табл. 27. 121 Таблица 27. Преобразованная таблица истинности для схемы переноса. С t -1 0 1 -1 1 1 1 0 1 1 1 1 1 1 -1 Если выход схемы, реализующей таблицу истинности (табл.27) подать на преобразователь логических уровней, который преобразует 1 в –1 и –1 в 0 (1  -1; -1  0), то схема будет реализовывать функцию переноса. МДНФ функции, задваемой таблицей 27: C t = A1(-1, 0)  B 1(-1,0)  A-1(1) & B –1(1) (7.2.6) Функция преобразования C t в С С = Сt-1(1)  Ct0(-1) (7.2.7) Формулы (7.2.6 – 7.2.7) являются схемотехническими, и по ним производится синтез схемы, реализующей функцию переноса при умножении троичных чисел, представленных в абсолютной форме. Синтезированная схема приведена на рис. 115. Рис.115. Схема переноса функции умножения. 122 Рис. 116. Передаточная характеристика схемы, изображенной на рис. 115, построенная с помощью процедуры Parameter sweep в среде cхемотехнического моделирования Electronics Workbench для фиксированного напряжения на одном из входов, равном + 4 В при изменении напряжения на друом входе от – 4 В до + 4 В с шагом дискретного приращения 0,1 В. Схема имеет четкий порог переключения и неискаженность уровней выходных сигналов. Для умножения троичных чисел, представленных в относительной форме с учетом знака числа (см. табл.21 раздела 6.9), требуется своя схема, т.к. в этом случае функция умножения представлена отличающейся таблицей истинности (табл.28), кроме того, в этом случае нет переноса в старший разряд. Таблица, задающая функцию умножения по модулю три троичных чисел, представленных в относительной форме, приведена в табл. 28. Таблица 28. Задание функции умножения по модулю три троичных относительных чисел. Мr -1 0 1 -1 1 0 -1 0 0 0 0 1 -1 0 1 Функция умножения относительных троичных чисел соответствует функции совпадения трехзначной логики. Её можно задать с помощью трехзначных функций конъюнкции и инверсии. Mr = (A & B) & (A & B) (7.2.8) 123 Схема, синтезированная по формуле (7.2.8), приведена на рис.117. Рис. 117. Схема, реализующая функцию умножения по модулю три троичных относительных чисел, выполненная в базисе трехзначной логической функции инверсии конъюнкции. Схема, синтезированная по формуле (7.2.8) трехуровневых логических элементов инверсии и отрицания конъюнкции, и представленная на рис. 117, содержит 36 полевых транзисторов. Если же схему, выполняющую функцию умножения по модулю три относительных чисел, синтезировать непосредственно по таблице истинности с использованием базовых компонентов трехуровневых схем, то схема будет содержать в этом случае порядка 20 полевых транзисторов. Запишем МДНФ функции по таблице 28: Mr = A1(-1)&B1(-1)  A1(1)&B1(1)  A-1(-1)& B -1(1)   A-1(1) & B –1(-1)  A0(0)  B0(0) (7.2.9) Запишем схемотехнические формулы конъюнкций: A1(1)&B1(1) = A1(1(A) = -1) & B1(1(B) = -1) (7.2.10) A-1(-1) & B -1(1) = A-1( -1(A) = 1) & B –1(1) (7.2.11) 124 A-1(1) & B –1(-1) = A –1(1) & B –1( -1(B) = 1) (7.2.12) A0(0)  B0(0) = A0(-1,0)&A0(0,1)  B0(-1,0)&B0(0,1) (7.2.13) По формулам (7.2.9 – 7.2.13) осуществляется синтез схемы. Рис.118. Синтезированная схема, осуществляющая умножение по модулю три троичных чисел в относительном виде. 125 Рис.119. Передаточная характеристика схемы, изображенной на рис.118. Характеристика построена с помощью процедуры Parameter sweep программы схемотехнического моделирования Electronics Workbench для фиксированного напряжения на одном из входов схемы, равного – 4 В при изменении напряжения на другом входе от – 4 В до + 4 В. Характеристика показывает четкий порог переключения схемы. Уровни выходных логических сигналов практически не искажены. Рис. 120. Передаточная характеристика схемы, изображенной на рис.118, построенная для фиксированного напряжения на одном из входов схемы, равного + 4 В при изменении напряжения на другом входе от – 4 В до + 4 В с шагом дискретного приращения в 0,1 В. Схема имеет четкий порог переключения и неискаженность уровней выходных сигналов. 126 Для схемы, представленной на рис. 118, в среде программы схемотехнического моделирования Electronics Workbench были построены передаточные характеристики при фиксированном уровне напряжения на одном из входов и изменения напряжения на другом. Две из них приведены на рис. 119 – 120. Используя синтезированные схемы умножения по модулю три, а также схемы сложения по модулю три как относительных, так и абсолютных троичных чисел, можно создавать схемы умножения многоразрядных троичных чисел, представленных в абсолютной и относительной форме. 127 8.Применение трехуровневых логических устройств при обработке недостоверной информации. Рассмотрим возможность применения трехуровневых устройств при обработке информации c учетом вероятности ее искажения (неверного восприятия) и неопределенности. В качестве более конкретного примера рассмотрим следующую систему (рис.121), регистрирующую событие Q по двум независимым каналам. D1 I1(A) CD Q D2 I2(B) Рис.121. Регистрация события Q по двум независимым каналам. D1, D2 – датчики события. I1,I2 – входы устройства обработки информации CD. Информация о событии распространяется по двум независимым каналам и воспринимается сначала датчиками события D1 и D2 первого и второго канала соответственно. Датчики кодируют информацию о событии ненулевым двоичным кодом следующим образом. Если событие произошло, то посылается сигнал, соответствующий символу “+1”, обозначающему истинность события. Если же событие не произошло, то посылается сигнал, кодирующий символ “-1”, что обозначает ложность события. Регистрируемым событием может быть, к примеру, перемещение объекта, и датчики при обнаружении допплеровского сдвига частоты излучаемого или отраженного обьектом сигнала посылают сигнал “+1”, в противном случае “-1”. Допустим, что сигналы (информация) в каналах могут пропадать как на участке канала между датчиком D ( D1, D2) и блоком обработки информации CD, так и между объектом A (событием A) и датчиком события D. В последнем случае датчики в канал ничего не передают. 128 Таким образом, на входе устройства обработки информации одного из каналов (I1 или I2) возможны следующие варианты: прием сигнала “+1”, прием сигнала “-1”, а также отсутствие сигнала. Последнее обозначает неопределенность события (состояния объекта) и кодируется входным устройством блока обработки информации значащим символом “0” – “неопределенность”. Событие обладает случайной природой, и при неопределенности данных о нем событие либо произошло, либо не произошло с равной вероятностью Pu =0.5 (Unknow, Undefinit – неопределенность). Предположим, что каналы являются двоичными симметричными, т.е. в них случайные ошибки типа замены сигнала “-1” на “+1” возникают с той же вероятностью, что и ошибки типа замены “+1” на “-1”. Эту вероятность назовем вероятностью искажения сигнала (или инверсии символа) и обозначим ее Рi (от inversion). Соответственно вероятность верной передачи (неискажения) сигнала Pv = 1 – Pi (от veritas – истина). Каналы являются независимыми и искажения в них не коррелируют друг с другом. Как уже говорилось, информация в каналах может пропадать, что может быть вызвано свойствами среды распространения информации, недостаточной чувсвительностью устройств и другими причинами. Таким образом, канал передачи информации может быть перекрыт с некоторой вероятностью Рр (от partition – перегородка, разделение), или, соответственно, открыт с вероятностью Ро = 1 - Рр (от open – открытый). Предположим, что рассмотренные выше вероятности являются одинаковыми для обоих каналов. Возможные сочетания состояний двух каналов и вероятности этих сочетаний сведены в таблице 29. Таблица 29. Вероятности одновременных состояний каналов. Сочетания состояний каналов Канал 1 Канал 2 Открыт Открыт Открыт Закрыт Закрыт Открыт Закрыт Закрыт Вероятность данного сочетания P 2 0 P P P P P o o p p 2 p Сочетания возможных состояний каналов – это пересечение независимых в совокупности событий, и вероятность этого пересечения равна произведению вероятностей данных состояний. 129 Таким образом, в общем случае вероятность потери информации вследствие перекрытия канала при использовании n параллельных каналов уменьшается в геометрической прогрессии при росте n, т.к. вероятность одновременного перекрытия всех каналов равна произведению вероятностей перекрытия Рр n каждого канала, т.е. Pp . Рассмотрим теперь возможные сочетания сообщений в открытых каналах с учетом искажений информации и их вероятностей. Эти сочетания и их вероятности сведены в таблице 30. Сообщение на выходе канала может соответствовать действительному состоянию объекта с вероятностью Рv, и этот вариант сообщения обозначен в таблице как V (veritas – истина). Вариант искажения информации в канале обозначен как I (inversion), его вероятность Рi. Эти сочетания также являются пересечениями независимых событий. Таблица 30. Сочетания сообщений на выходах двух каналов и вероятности их появления. V – информация не искажена с вероятностью Pv, I – искажена с вероятностью Pi. Сочетание вариантов сообщений. Канал 1 Канал 2 V V V I I V I I Вероятность данного сочетания. Pv2 Pv  Pi Pv  Pi Pi 2 Сочетание вариантов, когда в одном из каналов информация искажена, т.е. когда сообщение в одном канале противоречит сообщению в другом, не несет определенных сведений о событии, поскольку мы не можем знать, в каком именно канале произошло искажение. И поскольку событие (состояние объекта) обладает случайной природой (непредсказуемо), его состояние будет для нас неопределенным, т.е. вероятность истинности или ложности любой оценки Pu = 0,5. Нас же интересуют сочетания сообщений, по которым мы можем сделать определенный вывод о событии (состоянии объекта), т.е. когда сообщения в каналах совпадают. Рассмотрим, какова вероятность верной оценки при совпадении сообщений в каналах. В этом случае сумма вероятностей появления двух несовместных противоположных в данном классе сочетаний, которые нас интересуют, равна единице. Обозначим вероятность выпадения 130 сообщения, соответствующего действительности, как Pvv, - когда информация во обоих каналах не искажена, и дополнительную ей вероятность - как Pii. Их сумма Pvv + Pii = 1, а частоты их появления при всех возможных сочетаниях - Pv2 и Pi 2 . Тогда из условий нормировки: Pvv + Pii =  ( Pv2 + Pi 2 ) = 1, (8.1) откуда   1 , P  Pi 2 (8.2) 2 v и соответственно Pvv  Pv2  Pv2  Pi 2 1  P 1   i   Pv  . 2 (8.3) Следовательно, вероятность того, что сообщение соответствует истине при совпадении информации в обоих каналах, равна Pvv, и она выше, чем в случае одного канала, естественно при условии, что Pv > Pi. При Pv < Pi положение будет эквивалентно данному, если сообщения и вероятности изменить на противоположные, поскольку утверждение, что событие произошло с вероятностью Р эквивалентно тому, что событие не произошло с вероятностью 1 - Р. В общем случае, при n независимых идентичных параллельных каналах вероятность верной оценки при совпадении информации во всех каналах: Pvn  Pvn  Pvn  Pi n 1  P 1   i   Pv  n , (8.4) т.е. достоверность информации при совпадении повышается. На рис.122 показаны зависимости вероятности верной оценки при совпадении сообщений для двух (Рvv) и трех (Pvvv) каналов. Поскольку Pi=1–Pv, то Pi 1   1. Pv Pv Графики построены автоматически по соответствующим формулам с помощью процедуры AddLine языка Visual Basic. Программа расчета и вывода графической информации приведена в приложении. Для одного канала вероятность верной оценки события равна вероятности верной передачи в одном канале (прямая P`v). 131 Pvv Pvvv 1 Pvvv 0,9 P vv  P`v Pvv 0,8 0,7 P vvv  0,6 1  1  1    1   Pv  2 1  1  1    1   Pv  3 0,5 0,6 0,7 0,8 0,9 1 Pv Рис.122. Вероятность верной оценки события при совпадении сообщений о нем в двух (Pvv) и трех (Pvvv) независимых каналах. Pv – вероятность верной передачи в одном канале. Графики построены автоматически процедурой AddLine языка Visual Basic по приведенным формулам. Из графиков видно, что при совпадении информации даже в двух каналах вероятность верной оценки может существенно возрастать. В таблице 31 приведены все возможные сочетания сообщений на выходе двух каналов с учетом возможной потери информации при перекрытии каналов, и вероятности появления данных сочетаний. Символ V обозначает неискаженную передачу информации через канал, I – искажение информации, U – перекрытие канала (undefinit – неопределенность). Сочетания типа АВ и ВА объединены, т.к. вероятности их появления одинаковы из условия идентичности каналов и равны удвоенной вероятности появления одного из них (т.е. сумме вероятностей двух несовместных событий). Таблица 31. Сочетания сообщений в двух параллельных каналах и вероятности их появления, включая возможность перекрытия каналов. 132 Сочетание сообщений в обоих каналах VV VU VI II UI UU Вероятность появления данного сочетания Po2  Pv2 2  Po  Pv  Pp 2  Po2  Pi  Pv Po2  Pi 2 2  Po  Pp  Pi Pp2 Таким образом, на входе блока обработки информации возможны следующие сочетания вариантов сообщений: совпадение определенных сообщений в обоих каналах “AA” (“+1”,”+1” или “-1”,”-1”), противоречие определенных сообщений “-AА” (“-1” и “1”), определенное сообщение в одном из каналов при перекрытии другого “AU” (“-1”,”0” или “1”, “0”) и перекрытие обоих каналов “UU” (“0”,”0”). Эти сочетания, вероятности их появления, а также оценки состояния объекта и вероятности верности данных оценок сведены в таблицу 32. Таблица 32. Оценки события и вероятности их верности в зависимости от комбинации (набора) сообщений на обоих входах устройства обработки информации. Набор сообщений AA -AA AU UU Вероятность появления набора Оценка Po2  Pi 2  Pv2 A U A U   2  Po2  Pi  Pv 2  Po  Pp Pp2 Вероятность верности оценки Pvv Pu = 0.5 Pv Pu = 0.5 Таким образом, устройство обработки информации, поступающей по двум каналам, должно иметь два выхода, один из которых – статусный, DO (Data output, выход данных) – выдает оценку состояния события (объекта), а другой – весовой, выдает вероятность верности данной оценки (PO – probability output, выход вероятности). Отметим, что трехуровневые устройства, исполняющие функции трехзначной логики и выполненные на 133 МДП-транзисторах, имеют три активных информационных и управляющих сигнала: “+1” – “истина”, T – true (положительное напряжение +VDD), “-1” – “ложь”, F – false (отрицательное напряжение –VEE), “0” – “неопределенность”, “неизвестность”, U – unknow, undefinit (“земля”, средняя точка двуполярного источника питания, GRD – ground). Исходя из этого, статусный выход DO устройства обработки информации должен иметь следующую таблицу истинности в зависимости от входных сигналов DI1 и DI2: Таблица 33. Функция статусного выхода DO. -1D 0 1 O -1 -1 -1 0 0 -1 0 1 1 0 1 1 В ней первая строка и первый столбец, напечатанные жирным шрифтом, - входные сигналы. Таким образом, устройство должно выполнять функцию Sgn(DI1+DI2). Таблице истинности для DO соответcтвует следующая таблица выходных вероятностей истинности статуса: Таблица 34. Вероятность в функции двух входных сигналов. -1 0 1 -1 Pvv Pv 0 Pv Pu= 0.5 Pv Pu= 0.5 Pv Pu= Pvv 0.5 Существует несколько вариантов кодирования вероятностей в данной таблице. Тот или иной код выбирается, исходя из его оптимальности с точки зрения простоты дальнейшей обработки и использования информации. Этот вопрос будет рассмотрен после синтеза схемы, выполняющей функцию статусного выхода DO в соответствии с таблицей 33. Отметим, что для кодирования вероятности в случае двух каналов можно обойтись двухуровневой 1 134 логикой, поскольку в статусном сигнале DO, соответствующем неопределенности (“0”), уже закодирована вероятность Pu = 0.5, и соответствующая диагональ таблицы вероятностей может иметь произвольные значения. Наиболее полно разряд вероятностей будет использован при количестве параллельных каналов не менее трех. При трех каналах в одном разряде можно закодировать все три степени вероятности, отличающиеся от 0,5 (Pv, Pvv, Pvvv). Допустим, что выходные данные DO и PO далее будут обрабатываться устройствами трехзначной логики, например, выполняющими функции объединения или пересечения аналогичных событий с учетом их вероятности (веса). Исходя из этого, синтезируем схему, покрывающую функцию выхода DO. Схема получится проще для инверсии функции DO. Инверсный сигнал DO можно будет использовать непосредственно в устройствах последующей обработки подобных сигналов с учетом веса их истинности – производя дальнейший синтез по формулам де Моргана (исходя из двойственности логических функций). Талица 35. Таблица истинности для инверсного выхода DO. Вход В Вход А DO -1 0 1 -1 1 1 0 0 1 0 -1 1 0 -1 -1 Находим конъюнкции выходного информационного сигнала “1” (обращающие функцию в единицу): А(-1)&B(-1); A(-1)&B(0); A(0)&B(- 1); Совершенная дизъюнктивная нормальная форма (СДНФ) функции для единицы: DO (1) = А(-1)&B(-1) v A(-1)&B(0) v A(0)&B(- 1). (8.5) Используя функцию T(-1,0) = T(-1) v T(0) для минимизации, можно записать минимальную дизъюнктивную нормальную форму (МДНФ) функции DO (1): (8.6) DO (1) = А(-1)&B(-1,0) v A(-1,0)&B(-1) = F(1). 135 (МДНФ) функции DO (1) является схемотехнической формулой (СФ), по которой произведем синтез части схемы для информационного сигнала “1” (рис.123). Рис. 123. Синтезированная схема функции F(1). Выполняемая функция F(1) = DO (1) = А(-1)&B(-1,0) v A(-1,0)&B(-1). В схеме на рис. 123. транзисторы Q1 и Q4 имеют высокий порог и выполняют функцию Т(-1), транзисторы Q2 и Q3 имеют низкий порог и выполняют Т(-1,0) для информационного сигнала “1”. Последовательное соединение транзисторов соответствует конъюнкции информационного сигнала (+Vdd) и управляющих сигналов А и В, поданных на затворы транзисторов. Параллельное соединение ветвей соответствует дизъюнкции их функций. Аналогично находим СДНФ для информационного сигнала “0” (GRD): (8.7) DO (0) = A(1)&B(-1) v A(0)&B(0) v A(-1)&B(1). Поскольку функция U(0) выражается схемотехнической формулой U(0) = U(-1,0)&U(0,1), то СФ для информационного сигнала “0” : DO (0) = A(1)&B(-1) v A(-1,0)&A(0,1)&B(-1,0)&B(0,1) v v A(-1)&B(1) = F(0). (8.8) На рис.124 показана схема, реализующая функцию F(0). 136 Рис.124. Схемотехническая реализация функции F(0). F(0) = DO (0) = A(1)&B(-1) v A(-1,0)&A(0,1)&B(-1,0)&B(0,1) v v A(-1)&B(1). В схеме на рис. 124 все транзисторы имеют низкое пороговое напряжение. Последовательное соединение транзисторов Q5,Q6 реализует конъюнкцию A(-1)&B(1), а транзисторов Q7,Q8 – конъюнкцию A(1)&B(-1). Ветвь последовательно соединенных МДП-транзисторов со встроенным каналом Q9 – Q12 выполняет конъюнкцию A(-1,0)&A(0,1)&B(-1,0)&B(0,1), которая эквивалентна конъюнкции A(0)&B(0). Все последовательные соединения транзисторов выполняют конъюнкции информационного сигнала “0” (GRD) и управляющих сигналов А и В. СДНФ и СФ функции для информационного сигнала “-1” будет симметрична этим формулам для сигнала “1” относительно нуля. СДНФ функции DO (-1) : (8.9) DO (-1) = A(1)&B(1) v A(1)&B(0) v A(0)&B(1). Схемотехническая формула: (8.10) DO (-1) = A(1)&B(0,1) v A(0,1)&B(1) = F(-1). На рис.125 показана синтезированная по СФ cхема для информационного сигнала “-1” (-VEE). 137 Рис. 125. Схема, синтезированная по СФ F(-1) = DO (-1) = =A(1)&B(0,1) v A(0,1)&B(1). На рис. 125 транзисторы Q13 и Q16 имеют высокое пороговое напряжение и выполняют функции A(1) и B(1) для информационного сигнала “-1” (-VEE). Транзисторы Q14 и Q15 имеют низкий порог и реализуют функции B(0,1) и A(0,1) соответственно. Ветви последовательно соединенных транзисторов осуществляют конъюнкции входных управляющих сигналов А и В, поданных на затворы, с информационным сигналом “-1” (-VEE). Таким образом, мы имеем полную совершенную нормальную дизъюнктивную форму функции DO , которая является дизъюнкцией СДНФ функций DO (-1), DO (0) и DO (1): DO = DO (-1) v DO (0) v DO (1) = = A1 (1) & B 1 (1)  A1 (1) & B 1 (0)  A1 (0) & B 1 (1)   A0 (1) & B 0 (1)  A0 (0) & B 0 (0)  A0 (1) & B 0 (1)   A1 (1) & B1 (1)  A1 (1) & B1 (0)  A1 (0) & B1 (1). (8.11) Соответственно, схемотехническая формула данной логической функции является дизъюнкцией формул СФ F(-1), F(0) и F(1): DO = F = F(-1) v F(0) v F(1) =  A 1 (1) & B 1 (0,1)  A 1 (0,1) & B 1 (1)  A 0 (1) & B 0 (1)   A 0 (1,0) & A 0 (0,1) & B 0 (1,0) & B 0 (0,1)  A 0 (1) & B 0 (1)  (8.12)  A1 (1) & B 1 (1,0)  A1 (1,0) & B 1 (1). Полная схема, соответствующая схемотехнической формуле DO = F, приведена на рис.126. Данная схема была введена в программу схемотехнического моделирования Electronics Workbench 138 для проверки характеристик. работоспособности и снятия передаточных Рис.126. Реализация логической функции DO . Выход схемы – F(-1,0,1). А и В – входы, V6 и V7 – источники входных сигналов. В схеме на рис.126 транзисторы 2thEP4 (Q18, Q23) и 2thEN4 (Q20, Q25) имеют пороговое напряжение | Uo | = 6 B, остальные транзисторы имеют пороговое напряжение | Uo | = 2 В по модулю. При моделировании работы схемы в программе Electronics Workbench с помощью команды Parameter sweep (вариация параметров) были построены передаточные характеристики схемы, которые приведены ниже. На рис. 127 показана зависимость выходного напряжения (точка F(-1,0,1) cхемы) от входных сигналов при изменении напряжения на входе В от – 4 В до + 4 В и зафиксированном потенциале на входе А, соответствующему логической “-1” (- 4 B ). 139 Рис. 127. Передаточная характеристика схемы при фиксированном напряжении на входе А (- 4 В) и изменении напряжения на входе В в диапазоне от – 4 В до + 4 В. При построении передаточной характеристики изменение напряжения на входе А происходило с шагом дискретного приращения 0,1 В. Из рис. 127 видно, что моделируемая схема имеет четкий порог переключения и неискаженные уровни логических сигналов на выходе. На рис.128 и рис.129 приведены аналогичные передаточные характеристики схемы при фиксированных нуле (0 В) и единице (+4В) на входе А соответственно. Рис. 128. Передаточная характеристика схемы при фиксированном нуле (0 В) на входе А и изменении напряжения на входе В от – 4 В до + 4 В. 140 Рис.129. Передаточная характеристика схемы при фиксации логической единицы (+4 В) на входе А и изменении напряжения на входе В от – 4 В до + 4 В . Из графиков, приведенных на рис. 127-129 видно, что уровни выходных сигналов синтезированной схемы в зависимости от входных соответствуют таблице истинности функции DO (таблица 35). Логической единице (“1” – “истина”) cоответствует положительное напряжение +VDD = + 4 B, логическому нулю (“0” – “неопределенность”) соответствует нулевой потенциал и логической “минус единице” (“-1” – “ложь”) соответствует отрицательное напряжение – VEE = – 4 B. Разработанная схема выполняет функцию логического мажоритарного элемента трехзначной логики, который может иметь как четное, так и нечетное количество логически равноправных входов – в отличие от двухзначных мажоритарных элементов, которые должны иметь нечетное число входов, чтобы исключить состояние неопределенности, когда количество сигналов одного логического уровня равно количеству сигналов противоположного типа. В трехуровневых же устройствах состояние неопределенности не является запрещенным, а кодируется активным сигналом “0” (неопределенность), который используется в операциях трехзначной логики. Функция логического мажоритарного элемента троичной логики для n входов xp задается соотношением: 1, если  x p  1, 0, если  x p  0 , -1, если  x p  1, где  = (x1,…,xn), xp = {-1; 0 ; 1}, p = 1,2,…,n. f() = (8.13) 141 То есть, троичный логический мажоритарный элемент определяет знак арифметической суммы входных сигналов: f() = Sgn(  x p ). (8.14) Разработанный двухвходовый элемент имеет инверсный выход, т. е. его функция описывается соотношением: (8.15) DO = - Sgn (A+B). Рассмотрим вопрос кодирования вероятности верной оценки события (состояния объекта, статуса). Для краткости оценку события назовем предикатом (т.е. функцией, принимающей значения в некоторой области истинностных значений), а вероятность верной оценки – весом предиката. Запись “A(p)” означает предикат А с весом р. Пусть каждый из набора исходных предикатов, подлежащих дальнейшей логической обработке, принимает только одно из истинностных значений: или истина (Т), или ложь (F), а вес предикатов принимает любое значение от 0 до 1 включительно. Таким способом можно выразить произвольный предикат А(р), имеющий любые вес и значение истинности, т.к. F(p) = T(1-p), a U = F(0.5) = T(0.5). Таким образом, мы имеем бесконечное счетное множество значений истинности предикатов в диапазоне предельных (достоверных) значений истинности – “абсолютно истинно” (T(1) = F(0)) и “абсолютно ложно” (F(1) = T(0)), которые являются частным случаем возможных значений истинности. Тогда исчисление предикатов необходимо осуществлять по законам многозначной логики, которая имеет множество разновидностей – вероятностная логика, бесконечнозначная логика, топологическая логика и др. Подобные логики исследуют исчисление предикатов, имеющих множество степеней правдоподобия. Они имеют общие законы и различаются формальным представлением и областью определения множества истинностных значений. Отметим, что трехзначная и двузначная логики также принадлежат к обобщенному классу многозначных логик с соответствующим множеством значений истинности. В двузначной математической логике истина обозначается посредством 1, а ложь – посредством 0. Вероятностная же логика имеет своим предметом предикаты, истинное значение которых символически выражается как 0  p  1. Основные операции вероятностной (бесконечнозначной) логики определяются следующим образом: отрицание: ^p = 1-p, дизъюнкция: p v q = max(p,q), конъюнкция: p&q = min(p,q). 142 Эквивалентные логические преобразования в бесконечнозначной логике осуществляется по законам, аналогичным собственным законам двузначной логики (тавтологии, переместительного, сочетательного, де Моргана и др.) Таким образом, предикаты, имея весовой разряд степени их истинности, которая принимает не более трех значений, при равенстве этих предикатов между собой, исключая значение неопределенности, могут обрабатываться устройствами трехзначной логики без дополнительных преобразований. Необходимо лишь обеспечить перевод всех сообщений в одно значение истинности, используя операцию инверсии (отрицания) T(p) = F(1-p). В простейшем же случае двух каналов, который рассматривается нами в качестве примера, имеется две степени вероятности, отличные от Pu = 0.5 – это Pv и Pvv. В этом случае можно избежать необходимость приведения значений предикатов к одному из определенных, если закодировать степени вероятности в соответствии со следующей таблицей: Таблица 36. Кодирование степени истинности сообщения Q. Q Pv Pvv -1 0 -1 0 0 0 1 0 1 Учитывая, что 0 < (1-Pvv) < (1-Pv) < Pu < Pv < Pvv < 1, при таком представлении степени истинности предикатов их конъюнкции и дизъюнкции с учетом этой степени осуществляются следующим образом: A(p) & B(q) = min{A, B} (min{p,q}), (8.16) A(p) v B(q) = max{A, B} (max{p,q}). (8.17) Этим выражениям конъюнкции и дизъюнкции соответствует таблица 37 рассматриваемых двуместных логических операций. В ней согласно принятому способу кодирования приведенные комбинации предиката и его веса расшифровываются следующим образом: 1(1) = T(Pvv) = F(1-Pvv), 1(0) = T(Pv) = F(1-Pv), 0(0) = U(Pu) = T(0.5) = F(0.5), -1(-1) = F(Pvv) = T(1-Pvv), -1(0) = F(Pv) = T(1-Pv). 143 В соответствии с этим мы имеем, таким образом, пять значений истинности события, лежащих между 0 и 1. Таблица 37.Результаты операции конъюнкции и дизъюнкции событий с учетом их веса. A(p) B(q) A(p) v B(q) A(p)&B(q) -1(0) -1(-1) -1(0) -1(-1) 1(0) 1(1) 1(1) 1(0) 1(0) -1(0) 1(0) -1(0) 1(1) -1(0) 1(1) -1(0) 1(1) -1(-1) 1(1) -1(-1) 1(0) -1(-1) 1(0) -1(-1) 0(0) 1(1) 1(1) 0(0) 0(0) 1(0) 1(0) 0(0) 0(0) -1(0) 0(0) -1(0) 0(0) -1(-1) 0(0) -1(-1) Из таблицы 37 видно, что данные операции адекватны объединению (дизъюнкции) и пересечению (конъюнкции) событий, имеющих пять значений истинности, расположенных между предельными значениями истинности в следущем порядке: 0 < “-1(-1)” < “-1(0)” < “0(0)” < “1(0)” < “1(1)” < 1, где символы в скобках – веса данных сообщений в соответствии с их выбранным представлением . Таким образом, при выбранном способе кодирования оценки истинности предиката (события, сообщения) над данными предикатами могут осуществляться любые логические операции, учитывающие их вес, при использовании только устройств трехзначной логики. При этом над весом производится такая же операция, что и над предикатом, поэтому появляется возможность использовать одни и те же устройства как для обработки предикатов, так и для их весов, если разделить эти процессы во времени. При инверсии предиката, имеющего определенный вес, операция трехзначной инверсии в данном случае также производится и над предикатом, и над его весом: T ( Pvv )  T (1  Pvv )  F ( Pvv )  1(1)  1(1) - отрицание истинности события, имеющего степень правдоподобия Pvv; T ( Pv )  T (1  Pv )  F ( Pv )  1(0)  1(0) - отрицание истинности события, имеющего степень правдоподобия Pv. Отрицание ложности события производится аналогично. 144 Таким образом, нам осталось синтезировать схему, выдающую код степени истинности сообщения в соответствии с выбранным принципом ее представления (таблица 36) в зависимости от входных сигналов А и В устройства обработки информации, поступающей по двум каналам. Как и в случае синтеза схемы для выхода статуса события DO, схема получится проще для инверсного весового выхода P . Составим для него таблицу истинности: Таблица 38. Таблица истинности для инверсного выхода P . Вход В Вход А P -1 0 1 -1 1 0 0 0 0 0 0 1 0 0 -1 Находим конъюнкции входных сигналов и информационного сигнала “1”, обращающие функцию P в единицу: P (-1) = A(-1)&B(-1), - данная конъюнкция соответствует схемотехнической формуле для выходного сигнала”1”. Используя схемотехнические функции для нулевого выходного сигнала (GRD) А(-1,0), А(0,1), В(-1,0) и В(0,1), находим МДНФ функции P (0) , которая является схемотехнической формулой для выходного сигнала “0”: (8.18) P (0) = А(-1,0)&B(0,1) v A(0,1)&B(-1,0). Конъюнкция для информационного сигнала “-1”: (8.19) P (0) = A(1)&B(1). Полная схемотехническая формула в виде ДНФ: P  A1 (1) & B1 (1)  A0 (1,0) & B 0 (0,1)  A0 (0,1) & B 0 (01,0)   A 1 (1) & B 1 (1) (8.20) Синтезированная по данной формуле схема приведена на рис.130. В схеме на рис.130 транзисторы 2thEP4 (Q14, Q15) и 2thEN4 (Q10, Q11) имеют пороговое напряжение | Uo | = 6 B, остальные транзисторы имеют пороговое напряжение | Uo | = 2 В по модулю. 145 Рис.130. Синтезированная схема, выполняющая логическую функцию P . Схема скопирована из среды программы схемотехнического моделирования Electronics Workbench. Рис.131. Передаточная характеристика синтезированной схемы при фиксированном уровне “-1” (-4В) на одном из входов и изменении напряжения на другом от – 4 В до + 4 В. 146 Рис.132. Передаточная характеристика схемы при фиксированном уровне “1” (+4 В) на одном из входов и изменении напряжения на другом от – 4 В до + 4 В. Передаточные характеристики схемы, приведенные на рис.131 и 132, являются результатами моделирования разработанной схемы в программе Electronics Workbench в режиме Parameter sweep (вариация параметров) при шаге приращения входного напряжения 0,1 В. Из графиков видно, что пороги переключения являются четкими и уровни выходных напряжений не искажены. Принципы, лежащие в основе рассмотренных в данном разделе устройств, могут быть применены в информационных системах, оперирующих не полностью определенными данными, противоречивыми данными, и данными, обладающими различной степенью определенности (истинности). Данный подход осуществим программными методами, но аппаратная реализация может быть оптимальнее в системах, требующих простоты и надежности. 147 9.Трехуровневый элемент памяти. Простейший трехуровневый элемент памяти представляет собой статический триггер из двух перекрестно соединенных трехуровневых инверторов. Элемент памяти показан на рис. 133. Рис.133. Трехуровневый статический элемент памяти. У данного статического триггера два парафазных совмещенных входа-выхода D и D, которые через двунаправленные комплементарные ключи могут подключаться к разрядным шинам записи-чтения троичной информации. При разомкнутых ключах осуществляется режим хранения информации. В режиме хранения статические тригеры на КМДП-транзисторах почти не потребляют мощности от источника питания, поскольку в любом состоянии триггера в каждом инверторе открыт лишь один ключевой элемент, проводящий на вход-выход свой информационный сигнал. В режиме записи при переключении триггера из одного в другое состояние через элементы триггера протекают относительно большие сквозные токи и в околопороговой области переключение может быть с состязаниями информационных и управляющих сигналов, если источник переключающего сигнала имеет выходное сопротивление того же порядка, что и входное сопротивление триггера. Переключение триггера происходит лавинообразно под действием положительной обратной связи. В качестве примера рассмотрим управление состоянием триггера через трехуровневый инвертор, состоящий из таких же компонентов, что и инвертор. На рис.134 приведена схема, 148 введенная в программу схемотехнического моделирования Electronics Workbench, для моделирования переключения триггера. Рис.134. Схема управления триггером через инвертор, являющимся источником записываемого сигнала. Рис.135. Характеристика переключения триггера в точке D, источником записываемого сигнала которого является трехуровневый инвертор из компонентов того же типа. На характеристике есть участок нестабильного переключения вследствие состязаний управляющего и информационного сигналов источника сигналов и триггера. 149 Рис.136. Характеристика переключения триггера в точке D при управлении им через инвертор. Характеристики переключения трехуровневого статического триггера, приведенные на рис. 135 – 136, показывают, что при переключении триггера, управляемого источником сигнала, обладающего выходным сопротивлением того же порядка, что и вход триггера, происходят состязания информационных и управляющих сигналов при протекании сквозных токов через элементы триггера и источника сигналов. Для того, чтобы при переключении не было многократных перепадов уровней логических сигналов, источник сигнала, записываемого в триггер, должен обладать малым выходным сопротивлением. Поэтому для записи в трехуровневую ячейку памяти необходимо использовать ключевой усилитель-формирователь либо инвертор, выполненные на МДП-транзисторах с большей крутизной, нежели у транзисторов триггера. Из подобных трехуровневых статических элементов памяти можно составлять матрицы накопителей оперативных эапоминающих устройств трехуровневых сигналов. Выбор ячеек для записи-считывания при этом можно осуществлять с помощью мультиплексоров-демультиплексоров на основе двунаправленных ключей. 150 10.Моделирование трехзначных функций на базе двоичных элементов. Функции трехзначной логики возможно моделировать, используя бистабильные логические элементы, если использовать систему кодирования троичных значений в двоичном коде. При замене каждого троичного элемента двоичными требуются два двоичных. Но два двоичных элемента имеют четыре устойчивых состояния. В результате этого при реализации трехзначной функции возникнут неиспользуемые комбинации, т.е.двухзначные функции, кодирующие трехзначные функции, будут не полностью определенными. В работе [4] был произведен синтез двоичных схем, моделирующих следующие трехзначные логические функции: характеристические функции, функцию сложения по модулю три и функцию умножения по модулю три. В схемах была выбрана следующая следующая система двоичного кодирования троичных значений: -1  0 0 ; 0  0 1; (10.1) 1  1 0. Моделирующие схемы были выполнены в базисе двухвходовых конъюнкций и дизъюнкций. Если двоичные элементы, моделирующие троичные функции, являются КМДПэлементами, то на реализацию характеристических функций потребуется порядка 16 транзисторов, в трехуровневых же устройствах применено 12 полевых транзисторов. Схема, моделирующая функцию сложения по модулю три троичных абсолютных чисел, приведенная в работе [4], может содержать порядка 80 полевых транзисторов. В трехуровневой схеме, приведенной на рис. 65 дипломной работы, осуществляющей ту же функцию, содержится 32 полевых транзистора. А при исполнении той же схемы на основе двунаправленных коммутаторов – 28 транзисторов (рис. 104). Также и в двоичной схеме, моделирующей функцию умножения по модулю три, может содержаться на 14 транзисторов больше, чем в трехуровневой схеме, приведенной на рис.112. Если приведенные в [4] схемы представить в базисах И-НЕ и ИЛИ-НЕ, то двоичные схемы содержали бы компонентов на четверть меньше, но все равно превосходили бы по количеству трехуровневые схемы, выполненные на КМДП-транзисторах с индуицированным и встроенным каналом. 151 В качестве примера синтезируем двоичную схему, моделирующую трехзначную логическую функцию отрицания конъюнкции двух аргументов, реализация которой для трехуровневого варианта приведена на рис.44. Введем следующее кодирование троичных сигналов: -1  0 1 0  1 1 или 0 0 (10.2) 1  10 Тогда трехуровневый инвертор будет моделироваться двумя двухуровневыми инверторами. В обоих случаях используется 4 полевых транзистора. Составим таблицу истинности для трехзначной функции отрицания конъюнкции в соответствии с кодировкой (10.2) Таблица 39. Таблица истинности для трехзначной функции отрицания конъюнкции при представлении троичной информации двоичным кодом. Вход А1А2 В ход В1В2 У1У2 01 00 / 11 10 01 10 10 10 00 / 11 10 00 / 11 00 / 11 10 10 00 / 11 01 Моделирующая схема будет содержать два двухразрядных входа А1А2 и В1В1 и один двухразрядный выход У1У2. Составим на основе таблицы 39 для каждого выходного разряда карты Карно для минимизации моделирующей функции. Таблица 40. Карта Карно для выхода У1. Вход А1А2 У1 . 00 01 11 ход В1В2 10 00 0/1 1 0 /1 0 /1 В01 1 1 1 1 11 0/1 0/1 0/1 0/1 10 0/1 1 0/1 0 152 Таблица 41. Карта Карно для выхода У2. Вход А1А2 ход В1В2 У2 . 00 01 11 10 00 0/1 0 0 /1 0 /1 В01 0 0 0 0 11 0/1 0 0/1 0/1 10 0/1 0 0/1 1 Для обеих таблиц необходимо выбрать или 0, или 1 для клеток, где стоит (0 / 1). Если выбрать 1, то минимизация будет более глубокой. Произведем объединение клеток, содержащих 1. Таблица 42. Объединение единичных клеток для выхода У1. У1 . 00 01 11 10 ход В1В2 00 1 1 1 1 В01 1 1 1 1 11 1 1 1 1 10 1 1 1 0 Таблица 43. Объединение единичных клеток для выхода У2. У2 . 00 01 11 10 ход В1В2 00 1 0 1 1 В01 0 0 0 0 11 1 0 1 1 10 1 0 1 1 По таблице 42 запишем МДНФ для выхода У1. У1 = А1  А2  В1  В2 = (А1&В1)  А2  В2 (10.3) По таблице 43 запишем МДНФ для выхода У2. 153 У2 = A2&B1  A1&B1  A1 & B2  A2 & B2 = = A2&(B1B2)  A1&(B1B2) = = (B1  B2)&(A1  A2) = =  (B1&B2) &  (A1&A2) (10.4) Синтезированные по формулам (10.3 – 10.4) двоичные схемы приведены на рис.137. Рис.137. Схема на двоичных элементах, моделирующая трехзначную логическую функцию отрицания коньюнкции двух аргументов согласно кодированию (10.2). Выполненная по КМДПтехнологии, данная схема будет содержать 34 полевых транзистора. Трехуровневая же схема содержит 8 транзисторов (см. рис.44). 154 11.Заключение. Трехуровневые устройства, выполняющие функции трехзначной логики, могут найти применение при построении арифметических и логических устройств. Элементы трехзначной логики особенно интересны с точки зрения применения их в информационных системах, работающих с не полностью определенными данными и с противоречивыми данными. В таких информационных системах помимо значений истинности «ИСТИНА» и «ЛОЖЬ» в логической обработке данных учитывается значение «НЕОПРЕДЕЛЕННОСТЬ», поэтому трехуровневые устройства могут быть использованы в системах динамической диагностики. Например, принцип работы с данными, имеющими разное значение истинности, рассмотренный в разделе 8 «Применение трехуровневых устройств при обработке недостоверной информации», может быть применен в системах прогнозирования и диагностики. Множество различных признаков могут характеризовать определенные состояния каких-либо систем. Количество признаков, соответствующих одному состоянию, прямо пропорционально вероятности правильности диагноза этого состояния системы. Чем больше признаков какого-либо события или состояния системы, тем больше оценка его истинности. И соответственно, имея данные о множестве взаимосвязанных событий или состояний, обладающих отличающимися степенями истинности, можно вывести общую картину и степень её истинности, используя законы многозначной логики. Такой подход осуществим программным методом, но аппаратная реализация может потребоваться для построения простых и надежных устройств. В системах мажоритарного выбора, учитывающих состояние неопределенности, понижается вероятность появления на выходе блока голосования (подсистемы мажоритарного выбора) ложной информации вследствие отказов дублирующих устройств, и при отказе более чем половины параллельных каналов трехуровневые системы, в отличии от бинарных, еще могут сохранить работоспособность. Трехзначные логические функции могут моделироваться двоичными цифровыми схемами, но по сравнению с трехуровневыми устройствами, непосредственно осуществляющими трехзначные логические функции, в двоичном случае аппаратные затраты выше. Рассмотрим зависимость аппаратных затрат от основания системы счисления для n разрядов двоичных и троичных устройств. 155 Пусть 2 – функция, характеризующая количество оборудования, требуемого для построения одного разряда бинарного устройства, а 3 – характеризующая количество оборудования, необходимого для построения одного разряда трехуровневого устройства. Затраты будут пропорциональны числу разрядов: 2* n и 3 * n, но количество чисел, которое может быть предсавлено посредством n разрядов, равно n2 для двоичной системы и n3 для троичной системы счисления. Тогда количество затрат на число при n разрядах определится как: 2* n / n2 = 2 / n - для двоичных устройств, 3 * n / n3 = 3 / n2 - для троичных устройств. Таким образом, даже если 3 >2, в многоразрядных устройствах затраты могут быть меньше в трехуровневых системах, нежели в бистабильных. Найдем зависимость между количествами двоичных и троичных разрядов, необходимыми для представления чисел с одинаковой точностью. Пусть n – количество двоичных разрядов, необходимых для представления некоторого максимального числа N, а m – количество троичных разрядов, необходимых для представления того же числа N. Тогда N = 2n = 3 m (10.1) Откуда n = log 2 N = log 2 3m = m*log 2 3 = 1,6 * m (10.2) То есть для представления некоторого числа в двоичной форме потребуется в 1,6 раз больше разрядов, чем для представления того же числа в троичной форме. Отсюда следует, что экономия оборудования возможна в том случае, если регистровое одноразрядное трехуровневое устройство не будет превышать по аппаратным затратам эквивалентное бинарное устройство более чем на 60%. Таким образом, троичное представление информации имеет следующие преимущества: более экономное кодирование; удобство оперирования с относительными числами – не нужен разряд знака числа, смена знака числа осуществляется простым инвертированием каждого его разряда, отсутствует необходимость в применении 156 специальных кодов для вычитания чисел вследствие инвариантности правил сложения и вычитания относительно знаков чисел; отсутствие необходимости округления, связанное с тем, что наилучшее при заданном количестве старших разрядов приближение числа достигается простым отбрасыванием его младших разрядов. Исключение преобразования кодов может привести к упрощению арифметических устройств и сокращению времени выполнения арифметических операций. В случае использования недвоичных кодов имеется возможность при прочих равных условиях передавать в канал в данную единицу времени большую информацию. В общем случае, применение недвоичного кодирования в устройствах переработки дискретной информации может привести к экономии оборудования, требуемого для их построения, увеличению быстродействия, повышению надежности, а также к упрощению структуры устройств и более эффективному их использованию в сложных информационных системах. Многоуровневые схемы дают возможность сократить количество логических элементов и, что особенно важно, межкомпонентных соединений, проблема которых остро встает при проектировании СБИС. Трехуровневые устройства, рассмотренные в дипломной работе, построены на полевых транзисторах со встроенным и индуицированным каналом разной проводимости и отличающихся пороговыми напряжениями. Использование элионной технологии позовляет на одном кристалле создавать МДП-структуры с индуицированными и встроенными каналами, со сколь угодно малыми пороговыми напряжениями с устойчивым процентом выхода годных кристаллов в процессе производства. Малые пороговые напряжения транзисторов позволяют снизить напряжение питания схем. Независимая подгонка пороговых напряжений разных транзисторов одного кристалла может осуществляться путем ионной имплантации сквозь подзатворный окисел ионов примесей. 157 Литература. 1. Многозначные элементы и структуры. – Сборник статей/Под ред. В.П. Сигорского. – М.: Советское радио, 1967. 2. Брусенцов Н. П., Маслов С.П., Розин В.П., Тишулина А.М. Малая цифровая вычислительная машина “Сетунь”. – М.: Изд.МГУ, 1965. 3. Иваськив Ю.Л. Принципы построения многозначных физических схем. – Киев.: Науова думка, 1971. 4. Поспелов Д.А. Логические методы анализа и синтеза схем. Изд. 3-е, перераб. и доп. – М .: Энергия, 1974. 5. Кармазинский А.Н. Синтез принципиальных схем цифровых элементов на МДП-транзисторах. – М .: Радио и связь, 1983. 6. Алексенко А.Г., Шагурин И.И. Микросхемотехника: Учебное пособие для вузов. – 2-е изд., перераб. и доп. – М.: Радио и связь, 1990. 7. Пухальский Г.И., Новосельцева Т.Я. Цифровые устройства: Учебное пособие для втузов. – СПб.: Политехника, 1996. 8. Кухарев Г.А., Шмерко В.П., Зайцева Е.Н. Алгоритмы и систолические процессоры для обработки многозначных данных. – Минск: Навука i тэхнiка, 1990. 9. Пономарев М.Ф., Коноплев Б.Г. Конструирование и расчет микросхем и микропроцессоров: Учеб. пособ для вузов. – М.: Радио и связь, 1986. 10. Игумнов Д.В., Громов И.С. Эксплуатационные параметры и особенности применения полевых транзисторов. – М.: Радио и связь, 1981. 11. Кондаков Н.И. Логический словарь-справочник. – М.: Наука, 1975. 12. Карлащук В.И. Электронная лаборатория на IBM PC. Программа Electronics Workbench и ее применение. – М.: Солон-Р, 1999. 158 Оглавление. 1. Многоуровневые физические системы и вопросы их применения……………………………………………………………...2 1.1. Особенности применения недвоичного кодирования в устройствах преобразования дискретной информации…………3 1.2. Возможности многоуровневых устройств в логической обработке многозначных данных……………………..6 2. Вопросы проектирования многоуровневых устройств………………………………………………………………….10 3. Цель дипломной работы…………………………….…….….12 4. Сведения по трехзначной логике…………………………...13 5. Структурный состав трехуровневых логических устройств…………………………………………………………………18 5.1. Общие характеристики устройств………………….…..18 5.2. Требуемые характеристики структурных элементов………………………………………………………………..…20 5.3. Набор базовых компонентов трехуровневых структур и их логические функции……………………………………………..…..21 5.4. Моделирование трехуровневых логических схем в среде программы Electronics Workbench…………………………………..…24 6.Синтез трехуровневых логических устройств….………28 6.1. Формализация синтеза………………………………….……28 6.2. Синтез трехуровневого инвертора………………….…….31 6.3. Характеристические функции…………………………..….36 6.4. Дополнение к набору базовых компонентов……….…… 40 6.5. Функции модуля и циклического отрицания………….….48 6.6. Функция трехзначной конъюнкции…………………….…..56 6.7. Функция трехзначной дизъюнкции…………………….…..61 6.8. Функция сложения по модулю три………………………..66 6.9. Трехуровневые сумматоры………………………………….82 7.0. Аналоговые ключи и мультиплексоры-демультиплексоры ………………………….96 7.1. Функция суммы по модулю три на основе мультиплексора……………………………………………………….….109 7.2. Функция умножения по модулю три……………….…….115 8. Применение трехуровневых логических устройств при обработке недостоверной информации……………………………125 9. Трехуровневый элемент памяти………………………..….145 10. Моделирование трехзначных функций на базе двоичных элементов……………………………………………………148 11. Заключение……………………………………………………..152 Приложение………………………………………………………..155 Литература………………………………………………………..159 159

1 = A -1

Похожие документы

Разделы

Поддержка

1 = A -1

Похожие документы

Добавить этот документ в коллекции

Добавить этот документ в сохраненные

Предложите, как улучшить StudyLib