Верификация и экстракция паразитных

Верификация и экстракция паразитных параметров интегральной микросхемы…
Д.Ю. СЕМЕНОВ
Национальный исследовательский ядерный университет «МИФИ»
ВЕРИФИКАЦИЯ И ЭКСТРАКЦИЯ ПАРАЗИТНЫХ ПАРАМЕТРОВ ИНТЕГРАЛЬНОЙ
МИКРОСХЕМЫ ЗАРЯДОЧУВСТВИТЕЛЬНОГО УСИЛИТЕЛЯ
Рассматривается этап посттопологического проектирования, включающий верификацию и экстракцию паразитных параметров интегральной микросхемы зарядочувствительного усилителя, выполненного по КМОП-технологии с
проектными нормами 0,18 мкм тайваньской компании UMC, для международного эксперимента CBM.
В рамках участия научной группы кафедры Электроники в международном эксперименте
по изучению сжатой барионной материи (CBM) на новом ускорителе FAIR (г. Дармштадт, Германия) была разработана и спроектирована схема зарядочувствительного усилителя (ЗЧУ).
Разработка велась с помощью одной из передовых систем автоматизированного проектирования IC Package 6.1.3 американской компании Cadence Design Systems. Структурная схема ЗЧУ
изображена на рис. 1. Схема состоит из следующих блоков: ядро зарядочувствительного предусилителя, источник опорного напряжения, блок формирования сигнала обратной связи.
В качестве технологического базиса для проектирования были использованы технологические библиотеки тайваньской фабрики UMC для КМОП-технологии с проектными нормами
0,18 мкм, которые доступны НИЯУ МИФИ через европейскую организацию Europractice (членский номер – A47530).
Рис. 1. Структурная схема ЗЧУ
Для создания схемы был использован схемотехнический редактор Virtuoso Schematic Editor
XL, входящий в состав пакета Cadence IC Package.
Результаты моделирования схемы удовлетворяют требованиям технического задания на
проектирование, поэтому проводилась работа по созданию топологии ЗЧУ для последующей передачи на кремниевую фабрику для изготовления микросхемы. Фрагмент топологии приведен на
рис. 2.
Для создания топологии блоков ЗЧУ был использован топологический редактор Virtuoso
Layout Editor XL, входящий в состав пакета Cadence IC Package 6.1.3.
В процессе проектирования была проведена верификация эскизов топологий. Верификация
включала в себя проверку создаваемых топологий на соответствие правилам проектирования
(Design Rules Check – DRC) и на соответствие схеме (Layout Versus Schematic – LVS).
Верификация и экстракция паразитных параметров интегральной микросхемы…
Рис. 2. Фрагмент топологии ЗЧУ
Топология была спроектирована в соответствии с некоторыми правилами. Они представляют из себя набор геометрических рекомендаций и ограничений, выполнение которых необходимо
для правильной реализации топологии. Правила проектирования учитывали ограниченную точность конкретной технологии, возникающую из-за таких технологических погрешностей, как
плохое выравнивания маски, нелинейность маски, диффузии, оптическое разрешение, дифракция
и др. Правила проектирования позволяют добиваться оптимального соотношения между производительностью и качеством. Также при травлении металла должно быть удалено достаточное количество материала, чтобы предотвратить короткие замыкания или появление паразитных элементов между двумя соседними проводниками.
Правила проектирования определяют следующие ключевые соотношения для элементов
топологии.
1. Ширина элемента Wmin (рис. 3, а) – это минимальная ширина, допустимая для каждого
элемента. Данное правило защищает от “исчезновения” узкие элементы при их изготовлении.
Например, существует правило, определяющее минимальную ширину поликремниевого затвора
транзистора, и правило, определяющее минимальный размер контакта металл–поликремний.
2. Расстояние между элементами ∆Wmin (рис. 3, б) – это минимальное расстояние между
двумя элементами. Это правило предотвращает короткие замыкания. Элементы могут быть выполнены в одном слое или в разных слоях. Например, существует правило определяющее минимальное расстояние между двумя металлическими проводниками или правило, определяющее
минимальное расстояние между поликремнием и диффузионным слоем.
Рис. 3. Ширина элемента (а) и расстояние между элементами (б)
3. Наложение элементов Win,min (рис. 4, а) – это минимальное расстояние между краями двух
элементов, один из которых лежит внутри другого. Это правило предотвращает несовпадение
двух элементов. Например, существует правило, определяющее наложение контакта на слой металла.
4. Превышение длины Wex,min (рис. 4, б) – это минимальное превышение длины одного элемента, наложенного на другой элемент. Правила этого типа гарантируют, что два элемента полностью перекрываются. Например, существует правило, гарантирующее, что поликремниевый
затвор всегда пересекает активную область.
Вышеперечисленные четыре категории правил проектирования определены для всех слоев,
используемых данной технологией. Также некоторые правила требуют, чтобы конкретные величины в точности были равны определенным значениям.
Верификация и экстракция паразитных параметров интегральной микросхемы…
Для проверки топологии на соответствие правилам проектирования был использован продукт Assura RF компании Cadence Design Systems.
Рис. 4. Наложение элементов (а) и превышение длины (б)
Проверка топологии на соответствие правилам проектирования не гарантирует правильную
работу схемы. Поэтому спроектированная топология была проверена на соответствие схеме. Проверка включает следующие 3 шага:
- экстракция,
- cокращение,
- cравнение: экстрактированный список цепей топологии сравнивается со списком цепей,
полученным из схемы. Если эти два списка совпали, можно отметить, что топология совпала со
схемой.
Для проверки топологии на соответствие схеме был использован продукт Assura RF компании Cadence Design Systems.
Очень часто разработчики интегральных микросхем сталкиваются с ситуацией, когда платы, разработанные с применением систем автоматизированного проектирования, демонстрирующие заданные характеристики в процессе моделирования, после изготовления оказываются
абсолютно неработоспособными. Это связано с тем, что с уменьшением проектных норм, паразитные элементы, присутствующие в топологии, оказывают все большее влияние на работу схемы. Поэтому спроектированная топология была подвергнута экстракции для нахождения паразитных элементов. Полученная в ходе экстракции схема была промоделирована. Результаты, полученные при моделировании экстрактированной схемы, были сравнены с результатами моделирования электрической схемы.
В процессе экстракции формировался список связей активных и пассивных элементов в
текстовом или графическом формате.
Для экстракции топологии ЗЧУ был использован программный продукт Assura RF от компании Cadence Design Systems.
С помощью Assura RF были выполнены:
1) распознавание в топологическом рисунке активных элементов(транзисторов, диодов),
пассивных элементов (емкостей, резисторов и индуктивностей), а также составных элементов
(подсхем);
2) автоматическое определение таких параметров элементов, как сопротивление, емкость,
длина и ширина канала транзистора;
3) формирование файла списка связей экстрактированной схемы в Spice-формате, а также
формате GDSII.
Полученный файл был использован для схемотехнического моделирования в среде Virtuoso
Analog Design Environment.
При формировании схемы, кроме элементов (транзисторов, резисторов, конденсаторов, диодов и др.), также распознавались межэлементные соединения и межслойные контакты. В результирующей схеме межэлементные соединения и межслойные контакты присутствуют в виде аналогов с паразитными параметрами.
Экстрактированная схема ЗЧУ была промоделирована (см. рис. 5). Результаты моделирования совпали с результатами моделирования электрической схемы.
Верификация и экстракция паразитных параметров интегральной микросхемы…
Рис. 5. Сравнение результатов моделирования спроектированной и экстрактированной схемы
СПИСОК ЛИТЕРАТУРЫ
1. Агаханян Т.М. Интегральные микросхемы: Учеб. пособие для вузов. М.: Энергоатомиздат, 1983.
2. Maloberti F. Analog Design for CMOS VLSI Systems, Kluwer Publishers, 2001.
3. Hastings R.A.The Art of Analog Layout. Prentice Hall, 2001.
4. Baker R. CMOS: Mixed-Signal Circuit Design. Wiley-IEEE, 2002.
5. Baker R. CMOS: Circuit Design, Layout and Simulation, First Edition, 1997.
6. Gray P. Analysis and Design of Analog Integrated Circuits. Wiley, 2001.
7. Razavi B. Design of Analog CMOS Integrated Circuits. McGraw Hill, 2001.