Оглавление

1
Оглавление
1 История развития ПЛИС. ............................................................................................................2
2 Временная диаграмма шины ISA . Описание, пояснения, основные сигналы. ....................3
3 Временная диаграмма шины PCI. Описание, пояснения, основные сигналы. .....................4
4 Структурная схема контроллера 8259. Временная диаграмма. Основные сигналы,
назначение. ....................................................................................................................................5
5 Структурная схема контроллера 8237. Временная диаграмма. Основные сигналы,
назначение. ....................................................................................................................................7
6 Классификация ОЗУ, характеристики, структурная схема статического и динамического
ОЗУ. Технические параметры. Основные сигналы при взаимодействии с ОЗУ. .....................8
7 Структурная схема видеоадаптера, описание узлов. Интерфейс с монитором. Принципы
формирования изображения. ......................................................................................................9
8 Контроллер последовательного ввода-вывода. Структурная схема. Регистры. Сигналы. 11
9 Контроллер параллельного ввода-вывода. Структурная схема. Регистры. Сигналы. ........12
10 Контроллер клавиатуры. Структурная схема. Регистры. Сигналы......................................13
11 Классификация Интегральных микросхем. ..........................................................................14
12 Основные особенности и производители ПЛИС. ................................................................14
13 Архитектура ПЛИС CPLD. ........................................................................................................15
14 Архитектура ПЛИС FPGA. ........................................................................................................16
15 Конфигурирование ПЛИС. ......................................................................................................18
2
1 История развития ПЛИС.
3
2 Временная диаграмма шины ISA . Описание, пояснения,
основные сигналы.
В фазе данных цикла чтения (рис. 2.6) процессор выставляет отрицательный сигнал чтения
данных из устройства ввода/вывода -IOR. В ответ на него устройство-исполнитель должно
выдать на шину данных SD свой код данных (читаемые данные). Логика на шине данных
положительная. Через установленное время строб обмена -IOR снимается процессором,
4
после чего снимается также и код адреса с шины SA. Цикл заканчивается без учета
быстродействия исполнителя.
Рис. 2.6. Цикл чтения из УВВ на магистрали ISA.
Рис. 2.7. Цикл записи в УВВ на магистрали ISA.
Но так происходит только в случае основного, синхронного обмена. Кроме него на
магистрали ISA также предусмотрена возможность асинхронного обмена. Для этого
применяется сигнал готовности канала (магистрали) I/O CH RDY. Тип выходного каскада
для данного сигнала — ОК, для предотвращения конфликтов между устройствамиисполнителями. При синхронном обмене сигнал I/O CH RDY всегда положительный. Но
медленное устройство-исполнитель, не успевающее работать в темпе процессора, может
этот сигнал снять, то есть сделать нулевым сразу после начала строба обмена. Тогда
процессор до того момента, пока сигнал I/O CH RDY не станет снова положительным,
приостанавливает завершение цикла, продлевает строб обмена. Конечно, слишком
большая длительность этого сигнала рассматривается как аварийная ситуация. Для
простоты понимания можно считать, что устройство-исполнитель формирует в данном
случае отрицательный сигнал неготовности завершить обмен. На время этого сигнала
обмен на магистрали приостанавливается.
В режиме программного обмена информацией на шины ISA выполняются четыре типа
циклов:
Цикл записи в память
Цикл чтения из памяти
Цикл записи в устройство ввода/вывода
Цикл чтения из устройства ввода/вывода
3 Временная диаграмма шины PCI. Описание, пояснения,
основные сигналы.
Шина PCI в действительности очень проста. Чтобы лучше понять это, рассмотрим
временную диаграмму на рис. 3.52. Здесь мы видим транзакцию чтения, за ней следуют
пустой цикл и транзакция записи, которая осуществляется тем же задающим устройством.
5
Во время цикла Т1 на спаде синхронизирующего сигнала задающее устройство помещает
адрес на линии AD и команду на линии С/ВЕ#. Затем задающее устройство устанавливает
сигнал FRAME#, чтобы начать транзакцию.
Во время цикла Т2 задающее устройство переключает шину, чтобы подчиненное
устройство могло воспользоваться ею во время цикла Т3. Задающее устройство также
изменяет сигнал С/ВЕ#, чтобы указать, какие байты в слове ему нужно считать.
Во время цикла Т3 подчиненное устройство устанавливает сигнал DEVSEL#. Этот сигнал
сообщает задающему устройству, что подчиненное устройство получило адрес и
собирается ответить. Подчиненное устройство также помещает данные на линии AD и
выдает сигнал TRDY#,- который сообщает задающему устройству о данном действии. Если
подчиненное устройство не может ответить быстро, оно не снимает сигнал DEVSEL#,
извещающий о присутствии этого устройства, но при этом не устанавливает сигнал TRDY#
до тех пор, пока не сможет передать данные. При такой процедуре вводится один или
несколько периодов ожидания.
В нашем примере (который вполне может произойти в действительности) следующий
цикл — пустой. Мы видим, что в цикле Т5 то же самое задающее устройство инициирует
процесс записи. Сначала оно, как обычно, помещает адрес и команду на шину. В
следующем цикле оно выдает данные. Поскольку линиями AD управляет одно и то же
устройство, цикл переключения не требуется. В цикле Т7 память принимает данные.
4 Структурная схема контроллера 8259. Временная
диаграмма. Основные сигналы, назначение.
8259 – контроллер прерываний.
6
7
5 Структурная схема контроллера 8237. Временная
диаграмма. Основные сигналы, назначение.
Структурная схема контроллера ПДП
Функциональная схема контроллера 8237А-5
8
6 Классификация ОЗУ, характеристики, структурная схема
статического и динамического ОЗУ. Технические
параметры. Основные сигналы при взаимодействии с ОЗУ.
Часто для оперативной памяти используют обозначение RAM (Random Access Memory), то
есть память с произвольным доступом. Это означает, что обращение к данным,
хранящимся в оперативной памяти, не зависит от порядка их расположения в памяти.
Полупроводниковая оперативная память в настоящее время делится на статическое ОЗУ
(SRAM) и динамическое ОЗУ (DRAM).
Динамическая оперативная память ( Dynamic RAM – DRAM)
Используется в большинстве систем оперативной
памяти
персональных
компьютеров.
Основное
преимущество - ячейки упакованы очень плотно.
Ячейки памяти в микросхеме DRAM – это крошечные
конденсаторы, которые удерживают заряды. Память
должна постоянно регенерироваться, так как в
противном
случае
электрические
заряды
в
конденсаторах памяти будут “стекать”, и данные будут
потеряны. Регенерация в микросхеме происходит
одновременно по всей строке матрицы при обращении
к любой из ее ячеек. Максимальный период обращения
к каждой строке TRF (refresh time) для гарантированного
сохранения информации у современной памяти лежит в
пределах 8-64 мс.
Каждая ячейка способна хранить только один бит. Если
конденсатор ячейки заряжен, то это означает, что бит
включен, если разряжен – выключен.
Время доступа к данным ~ 30нс.
Статическое ОЗУ (SRAM)
Быстрее DRAM, но занимает больше места. Используется в для
кеш-памяти процессоров.
Время доступа к данным ~ 5-10нс
Типичная ячейка статической
двоичной памяти (двоичный триггер) на КМОП-технологии
состоит из двух перекрёстно (кольцом) включённых инверторов и
ключевых транзисторов для обеспечения доступа к ячейке. Часто
для увеличения плотности упаковки элементов на кристалле в качестве нагрузки
применяют поликремниевые резисторы. Недостатком такого решения является рост
статического энергопотребления.Линия WL (Word Line) управляет двумя транзисторами
9
доступа. Линии BL и BL (Bit Line) — битовые линии, используются и для записи данных и
для чтения данных.
7 Структурная схема видеоадаптера, описание узлов.
Интерфейс с монитором. Принципы формирования
изображения.
Обязательным элементом видеокарты является контроллер монитора, в задачу которого
входит согласованное формирование сигналов сканирования видеопамяти (адрес и
стробы чтения) и сигналов вертикальной и горизонтальной синхронизации монитора.
Контроллер монитора должен обеспечивать требуемые частоты развертки и режимы
сканирования видеопамяти, которые зависят от режима отображения (графический или
текстовый) и организации видеопамяти. Опорной частотой для работы контроллера
является частота вывода пикселов в графических режимах или точек разложения
символов в текстовом режиме.
Видеопамять является специальной областью памяти, из которой контроллер монитора
организует циклическое чтение содержимого для регенерации изображения.
Первоначально для видеопамяти в карте распределения памяти РС была выделена
область адресов A0000h-BFFFFh, доступные любому процессору х86. Для увеличения
объема памяти (для VGA и SVGA) пришлось
Риснок 1.1 – Функциональная схема видеокарты
применять технику переключения банков памяти. Современные графические адаптеры
имеют возможность переадресации видеопамяти в область старших адресов (свыше 16
Мбайт), что позволяет в защищенном режиме процессора работать с цельными образами
экранов. На графических адаптерах существует и архитектура унифицированной памяти
UMA. При таком подходе под видеобуфер выделяется область системного ОЗУ. Но это
приводит к снижению производительности как графической подсистемы, так и
компьютера в целом. Для повышения производительности служит не просто выделение
видеопамяти, но и применение в ней микросхем со специальной архитектурой - VRAM,
WRAM, MDRAM, RDRAM, SGRAM.
Контроллер атрибутов управляет трактовкой цветовой информации, хранящейся в
видеопамяти. В текстовом режиме он обрабатывает информацию из байт атрибутов
знакомест, а в графическом - бит текущего выводимого пиксела. Контроллер атрибутов
10
позволяет увязать объем хранимой цветовой информации с возможностями монитора. В
состав контроллера атрибутов входят регистры палитр, которые служат для
преобразования цветов, закодированных битами видеопамяти, в реальные цвета на
экране. С появлением адаптеров, способных более 256 цветов, на видеокарту их
монитора перенесли цифроаналоговые преобразователи (ЦАП) сигналов базисных
цветов. Объединение ЦАП с регистрами палитр в настоящее время исполняется в виде
микросхем RAMDAC (цифро-аналоговый преобразователь). Микросхемы RAMDAC
характеризуются разрядностью преобразователей, которая может доходить до 8 бит на
цвет, и предельной частотой выборки точек (DotCLK), с которой они способны работать.
Графический контроллер является средством повышения производительности
программного построения образов изображений в видеопамяти. В адаптерах EGA и VGA
функции
графического
контроллера
реализованы
аппаратными
средствами
специализированных микросхем. Адаптеры EGA и VGA имеют четыре 8-ми битных
регистра-защелки, в которых фиксируются данные из соответствующих им цветовых слоев
при выполнении любой операции чтения видеопамяти. В последующих операциях записи
в формировании данных для каждого слоя могут принимать участие данные от
процессора и данные из регистров-защелок соответствующих слоев. Регистр битовой
маски позволяет побитно управлять источником записываемых данных: если бит регистра
маски имеет нулевое значение, то в видеопамять этот бит во всех слоях будет записан из
регистра-защелки. Данные от процессора будут поступать только для бит с единичным
значением маски. При чтении графический контроллер может задавать номер читаемого
слоя. В современных адаптерах функции графического контроллера, существенно
расширенные по сравнению с EGA и VGA, выполняются встроенным микропроцессором графическим акселератором.
Синхронизатор позволяет синхронизировать циклы обращения процессора к
видеопамяти с процессом регенерации изображения. От внутреннего генератора
вырабатывается частота вывода пикселов DotClock, относительно которой строятся все
временные
последовательности
сканирования
видеопамяти,
формирования
видеосигналов и синхронизации монитора. В то же время процессор обращается к
видеопамяти асинхронно относительно процесса регенерации. В задачу синхронизатора
входит согласование этих асинхронных процессов.
Внутренняя шина адаптера предназначена для высокопроизводительного обмена
данными между видеопамятью, графическим акселератором и внешним интерфейсом.
Типовая разрядность канала данных у этой шины 64/128 бит. Однако реально
используемая разрядность может оказаться меньшей, если установлены не все
предусмотренные микросхемы видеопамяти.
Блок внешнего интерфейса связывает адаптер с одной из шин компьютера. Раньше для
графических адаптеров использовали шину ISA (8/16 бит). Современные графические
адаптеры используют в основном высокопроизводительные шины, такие как PCI и еще
более производительный канал AGP.
Блок интерфейса монитора формирует выходные сигналы соответствующего типа (RGBTTL, RGB-Analog и т.д.). Этот же блок отвечает за диалог с монитором: в простейшем
случае - чтение бит идентификации, а в более сложном - обмен данными по каналу DDC.
Идентификация типа подключенного монитора VGA может производиться и по уровню
видеосигнала на выходах красного или синего цвета: монитор имеет терминаторы (75 Ом)
на каждом из аналоговых входов. Такая нагрузка при подключении снижает напряжение
выходного сигнала. У монохромного монитора используется только канал зеленого цвета
- линии красного и синего остаются без нагрузки.
11
Модуль расширения BIOS хранит код драйверов видеосервиса (INT 10h) и таблицы
знакогенераторов. Этот модуль обеспечивает возможность установки любой карты, не
задумываясь о проблемах программной совместимости. Модуль расширения получает
управление для инициализации графического адаптера почти в самом начале POST.
Модуль имеет начальный адрес C0000h и его размер зависит от типа адаптера. Для
повышения производительности видеопостроений применяют теневую память (Video
BIOS Shadowing) или кэширование (Video BIOS Caching). Для графических адаптеров,
интегрированных в системную плату, программная поддержка также встроена в
системную BIOS.
8 Контроллер последовательного ввода-вывода.
Структурная схема. Регистры. Сигналы.
В последовательном интерфейсе для передачи данных в одном направлении используется одна сигнальная линия, по которой информационные биты передаются друг за
другом — последовательно. Английские названия последовательных интерфейса и порта
— Serial Interface и Serial Port, иногда их неправильно переводят как «серийные».
Последовательная передача позволяет сократить количество сигнальных линий и
добиться улучшения связи на больших расстояниях. Стандарт RS-232C описывает
несимметричные передатчики и приемники: сигнал передается относительно общего
провода — схемной «земли». Интерфейс не обеспечивает гальванической развязки устройств.
Логической единице (состояние MARK) на входе данных (сигнал RxD) соответствует
диапазон напряжения от -12 до -3 В; логическому нулю — от +3 до + 12 В (состояние
SPACE). Для входов управляющих сигналов состоянию ON («включено») соответствует
диапазон от +3 до +12 В, состоянию OFF («выключено») — от -12 до -3 В. Диапазон от -3
до +3 В — зона нечувствительности, обусловливающая гистерезис приемника: состояние
линии считается измененным только после пересечения порога. Уровни сигналов на
выходах передатчиков должны быть в диапазонах от -12 до -5 В и от +5 до +12 В. Разность
потенциалов между схемными «землями» (SG) соединяемых устройств должна быть
менее 2 В, при более высокой разности потенциалов возможно неверное восприятие
сигналов.
12
9 Контроллер параллельного ввода-вывода. Структурная
схема. Регистры. Сигналы.
Порт параллельного интерфейса был введен в PC для подключения принтера. Отсюда и
пошло его название — LPT (Line Printer Terminal — порт построчного принтера).
Традиционный, он же стандартный, LPT-nopm (называемый еще SPP-портом)
ориентирован на вывод данных, хотя с некоторыми ограничениями позволяет и вводить
данные. Существуют различные модификации LPT- порта — двунаправленный, ЕРР, ЕСР и
др., расширяющие его функциональные возможности, повышающие производительность
и снижающие нагрузку на процессор. Поначалу они являлись фирменными решениями
отдельных производителей, позднее был принят стандарт IEEE 1284. С программной
стороны LPT-порт представляет собой набор регистров, расположенных в адресном
пространстве ввода-вывода. Регистры порта адресуются относительно базового адреса
порта, стандартными значениями которого являются 3BCh, 378h и 278h. Порт может
использовать линию запроса аппаратного прерывания, обычно IRQ7 или IRQ5. В
расширенных режимах может использоваться и канал DMA.
В режиме ЕРР в порт введены новые регистры, обращение к которым обеспечивает 4 типа
циклов обмена:
запись данных и чтение данных при обращениях к регистру EPP_Data инструкциями OUT и
JW (соответственно);
запись адреса и чтение адреса при аналогичных обращениях к регистру ЕРР_ Address.
13
10 Контроллер клавиатуры. Структурная схема. Регистры.
Сигналы.
Символы помещаются последовательно в буфер символов, размер которого установлен
равным 50 символам, и отображаются в окне обозревателя.
В состав контроллера клавиатуры входят три программно-доступных регистра:
DR (адрес 0) — регистр данных;
CR (адрес 1) — регистр управления, определяет режимы работы контроллера и содержит
следующие флаги:
Е — флаг разрешения приема кодов в буфер;
I — флаг разрешения прерывания;
S — флаг режима посимвольного ввода.
SR (адрес 2) — регистр состояния, содержит два флага:
Err — флаг ошибки;
Rd — флаг готовности.
0
Символы
Регистр выходных
данных
DR
Переполнение
Буфер символов
1
DC “0”
2
S
E
I
CR
Rd
Err
SR
INT
&
Регистр данных DR доступен только для чтения, через него считываются ASCII-коды из
буфера, причем порядок чтения кодов из буфера соответствует порядку их записи в буфер
— каждое чтение по адресу 0 автоматически перемещает указатель чтения буфера. В
каждый момент времени DR содержит код символа по адресу указателя чтения буфера.
Флаги регистра управления CR устанавливаются и сбрасываются программно.
Флаг Е, будучи установленным, разрешает прием кодов в буфер. При Е = 0 контроллер
игнорирует нажатие на клавиатуре, прием кодов в буфер не производится. На считывание
кодов из буфера флаг Е влияния не оказывает.
Флаг I, будучи установленным, разрешает при определенных условиях формирование
контроллером запроса на прерывание. При I = 0 запрос на прерывание не формируется.
Флаг S = 1 устанавливает т. н. режим посимвольного ввода, иначе контроллер работает в
обычном режиме. Флаг S устанавливается и сбрасывается программно.
14
11 Классификация Интегральных микросхем.
12 Основные особенности и производители ПЛИС.
15
13 Архитектура ПЛИС CPLD.
16
14 Архитектура ПЛИС FPGA.
17
18
15 Конфигурирование ПЛИС.
19
20